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1、第三章 器件 数字电路中最基本的砖头就是MOS晶体管、 寄生二极管和互连线。 本章关注的内容就是： 用公式去分析MOS器件 并考虑工艺偏差所带来的影响。 3.1 二极管简介 每个MOS管都内含有一定数量的反向偏置二极管，直接影 响着器件的行为。 特别是由这些寄生元件形成的与电压有关的电容，对 MOS数字逻辑门的开关特性中起着重要的作用。 二极管还可用来保护IC的输入器件以抗静电荷。 重要性：二极管在数字电路中出现的很少，但： nID = IS(e VD/ T 1) + - VD ID (mA) VD (V) T为热电势， T =KT/q=26mv 二极管电流最重要的特性就是它 与所加偏置电压之
2、间存在指数关系 在一个正确工作的MOS数字集成电路中 所有的二极管都是反向偏置的，并且它们 应当在所有情况下都保持在这一状态。 3.2 MOS晶体管 MOS最重要的优点是：它作为一个开关有良好的性能以及 它引起的寄生效应很小，并且具有高的集成密度和相对简 单的制造工艺。 晶体管是一个有栅、源、漏和体四个端口的器件。由于体 端口一般都连到一个直流电源端，NMOS管为接地端GND， 而对PMOS为Vdd,所以常在电路图中不去显示它。因此如果 第4个端口（体端口）未显示，则假设它连到了一个合适的 电源端上。 阈值电压VT n一、结构及工作机理：以N管为例，在 P型衬底上对称掺杂两块高浓度的施主 杂质
3、N+区域，并通过金属电极外接电压 ，高的一端称为漏，低的一端称为源， 并在源漏两端之间生成一层极薄的SiO2 绝缘层（称为栅氧），也通过金属电极 外接电压，这一极称为栅。 n当然，一般情况下衬底接地。 n工作机理：先假定S、D之间电压差为0， 当在栅上逐渐加一正电压VG时，金属、绝 缘体、半导体三者实际上就如同一电容结 构。 n因此，在金属和半导体的两个对表面上会 感应出电荷，电量相等，极性相反，但有 因为金属的自由电子密度极高，所以在金 属便帽感应出的电荷会分布在一个原子层 的范围之内。 n而半导体的分布电荷密度小，在一个原 子层内分布的电荷有限，所以为了分布 与金属表面等量的电荷，会在半导
4、体表 面分布一定厚度的电荷，从而形成一个 有电荷的区域，这个区域我们称为空间 电荷区。 n此时，半导体表面的电势称为表面势Vs 。 （3）EF 掺杂（T一定，则NC也一定） T一定，ND越大，EF越靠近EC（低温： ND NC 时 , ND (ln ND -ln2 NC) ND 0.25um Transistor in Linear Mode S D B G n+n+ Assuming VGS VT VGS VDS ID x V(x) -+ The current is a linear function of both VGS and VDS n在沿沟道的X处，电压为V(x)，在X点处栅至
5、沟道的电压等于VGS V(x),并假设这一电压沿 整个沟道都超过VT ，那么在X处所感应出的每 单位面积的沟道电荷可表示为： 根据电流是载流子的漂移速度和所存在电荷的积，可得： 又因为： n在沟道的全长L上积分得到晶体管的电压- 电流关系： ID = kn W/L (VGS VT)VDS VDS2/2 nkn = nCox = nox/tox n当VDS的值较小时，公式中的平方项可以 忽略，于是我们可以看到ID和VDS 之间的 线性关系，此时工作的区域称为电阻区或 线性区，表现出来的特点是它在源区和漏 区之间表现为一条连续的导电沟道。 n饱和区 n当漏源电压值进一步提高时，在全长沟道 电压都大
6、于VT 的假设就不再成立,当满足下 列条件 被感应的电荷为零，即导电沟道消失或者说它已被夹断。 即在漏区附近不存在任何沟道。 Transistor in Saturation Mode S D B G VGSVDS VGS - VT ID VGS - VT -+ n+n+ Pinch-off Assuming VGS VT VDS The current remains constant (saturates). n所以在漏区满足夹断的条件为： 此时在感应形成的沟道上电压差（从夹断 点到源）保持固定在VGS-VT上，并使电流 保持常数（或饱和） 用VGS-VT代替公式中的VDS将得到饱和模式时
7、 的漏极电流。 对长沟道器件来说： n当 VDS VGS VT（饱和时） nID = kn/2 W/L (VGS VT) 2 所以漏电流与控制电压VGS 之间存在平方关系 Current Determinates nFor a fixed VDS and VGS ( VT), IDS is a function of nthe distance between the source and drain L nthe channel width W nthe threshold voltage VT nthe thickness of the SiO2 tox nthe dielectric o
8、f the gate insulator (SiO2) ox nthe carrier mobility nfor nfets: n = 500 cm2/V-sec nfor pfets: p = 180 cm2/V-sec 沟道长度调制 n导电沟道的有效长度实际上由所加的 VDS调制，增加VDS将使漏结的耗尽区加 大，从而缩短有效沟道的长度。 ID = ID (1 + VDS) nID为前面所推导出的电流表达式， 是 一个经验参数，称为沟长调制系数。 n一般来说， 与沟长成反比 长沟道的I-V 曲线 (NMOS) ID (A) VDS (V) X 10-4 VGS = 1.0V VGS =
9、1.5V VGS = 2.0V VGS = 2.5V LinearSaturation VDS = VGS - VT 平 方 关 系 NMOS transistor, 0.25um, Ld = 10um, W/L = 1.5, VDD = 2.5V, VT = 0.4V cut-off 短沟道（VT+VDSAT/2时，电阻实际上将与电源电压无关，即当 提高电源电压时，由于沟长调制效应使电阻的改善很小。 一旦电源电压接近VT，电阻会急剧增加。 三点结论： VDD (V) Req (Ohm) x105 VDD(V)11.522.5 NMOS(k)35191513 PMOS (k)115553831 (for VGS = VDD, VDS = VDD VDD/2) Ron (for W/L = 1) 对于较大的器件将 Req 除以 W/L
