通信课程设计报告书

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1、长沙理工大学通信原理课程设计报告 学 院 计算机与通信工程 专 业 通信工程 班 级 学 号 学生姓名 指导教师 曹敦 课程成绩 完成日期 2015年1月4日课程设计成绩评定学 院 计算机与通信工程学院 专 业 通信工程 班 级 学 号 学生姓名 指导教师 曹敦 课程成绩 完成日期 2015年1月4日 指导教师对学生在课程设计中的评价评分项目优良中及格不及格课程设计中的创造性成果学生掌握课程内容的程度课程设计完成情况课程设计动手能力文字表达学习态度规范要求课程设计论文的质量指导教师对课程设计的评定意见综合成绩 指导教师签字 年 月 日课程设计任务书 计算机与通信工程 学院 通信工程 专业 课程

2、名称通信原理课程设计时间20142015学年第一学期1718周学生姓名指导老师曹敦题 目卷积编码与解码的MATLAB实现及性能分析主要内容： 本课程设计的目的主要是仿真纠错编码系统。对输入随机数字信号进行卷积纠错编码后，送入含噪信道，在接收端再进行解码和检纠错，改变信道误码率大小，测试接收信号与发送信号之间的误码率，分析该种纠错编码系统的抗噪声性能。要求：（1）本设计开发平台为MATLAB中的Simulink。（2）模型设计应该符合工程实际，模块参数设置必须与原理相符合。（3）处理结果和分析结论应该一致，而且应符合理论。（4）独立完成课程设计并按要求编写课程设计报告书。应当提交的文件：（1）课

3、程设计学年论文。（2）课程设计附件（主要是模型文件和源程序）。卷积编码与解码的MATLAB实现及性能分析学生姓名： 指导老师：曹敦摘 要 卷积码是一种性能优越的信道编码。它的编码器和译码器都比较容易实现，同时它具有较强的纠错能力。随着纠错编码理论研究的不断深入，卷积码的实际应用越来越广泛。在Simulink模块设计中，完成了对卷积码的编码和译码以及误比特统计整个过程的模块仿真。最后，通过在仿真过程中改变卷积码的重要参数约束度来加深理解约束度对卷积码的误码性能的影响。经过仿真和实测，并对测试结果作了分析，得出了结论：对于码率一定的卷积码，当约束度N发生变化时，系统的误码性能也会随之发生变化。关键

4、词 卷积码；约束度；MATLAB；误码性能1 引 言本课程设计通过基于MATLAB的Simulink下的模块对卷积编码，解码进行仿真。通过仿真可以更清楚的认识到卷积码的编码，解码的各个环节，并对仿真结果进行了分析，得出卷积码Viterbi译码的误比特性能和约束度的关系。1.1课程设计目的我的课程设计的题目是卷积编码与解码的MATLAB实现及性能分析。目的是通过课程设计使学生培养其动手能力，观察能力，分析和解决实际问题的能力，巩固、加深理论课知识，增加感性认识，进一步加深对通信原理应用的理解，提高对仿真能力和系统设计能力。提高对常见故障的分析和判断能；培养学生严肃认真、实事求是的科学态度，理论联

5、系实际的工作作风和辩证思维能力。这次课程设计不仅检测出我们的专业基础知识的巩固情况，同时也使我们学到相关的专业知识和锻炼我们动手能力以及独立思考问题能力，对于以后的工作提高自我学习能力奠定了坚实的基础。1.2课程设计的基本任务和要求本次课程设计的基本任务：主要是仿真纠错编码系统。对输入随机数字信号进行卷积纠错编码后，送入含噪信道，在接收端再进行解码和检纠错，改变信道误码率大小，测试接收信号与发送信号之间的误码率，分析该种纠错编码系统的抗噪声性能。课程设计中的要求：（1）本设计开发平台为MATLAB中的Simulink。Simulink是MATLAB最重要的组件之一，它提供一个动态系统建模、仿真

6、和综合分析的集成环境。（2）模型设计应该符合工程实际，模块参数设置必须与原理相符合。（3）处理结果和分析结论应该一致，而且应符合理论。（4）独立完成课程设计并按要求编写课程设计报告书。1.3课程设计步骤信号流程可以表示为先由Bernoulli Binary Generator（贝努利二进制序列产生器）产生一个0，1等概序列，经过Convolutional Encoder（卷积编码器）对输入的二进制序列进行卷积编码，加入二进制噪声信道后送入Viterbi Decoder（Viterbi译码器）进行硬判决译码。最后经过Error Rate Calculation（误码统计）后由Display（显示

7、）输出和将结果输出到To workspace（工作区间）。 设计原理2.1卷积码的基本概念卷积码是一种性能优越的信道编码。(n ,k ,N) 表示把k个信息比特编成n个比特，N 为编码约束度,说明编码过程中互相约束的码段个数。卷积码将k比特输入码元编成n个输出码元，但k和n通常很小，特别适合以串行形式进行传输，时延小。与分组码不同，卷积码编码后的n 个码元不仅与当前组的k 个信息比特有关,而且与前N - 1 个输入组的信息比特有关1。编码过程中相互关联的码元有N*n 个。2.2卷积码的编码 卷积码的编码描述方法有5 种:冲激响应描述法、生成矩阵描述法、多项式乘积描述法、状态图描述法和网格图描述

8、法1。卷积码的纠错能力随着N的增加而增大，而差错率随着N的增加而指数下降。在编码器复杂性相同的情况下，卷积码的性能优于分组码。分组码有严格的代数结构，但卷积码至今尚未找到如此严密的数学手段。分组码的译码算法可以由其代数特性得到。卷积码虽然可以采用适用于分组码的门限译码(即大数逻辑译码)，但性能不如维特比译码和序列译码1。2.3卷积码的编码器卷积码的编码器一般都比较简单。图2-1是一般情况下的卷积码编码器框图。它包括NK级的输入移位器，一组n个模2和加法器和n级的输出移位寄存器 1。对应于每段k比特的输入序列，输出n个比特。由图可知，n个输出比特不但与当前的k个输入比特有关，而且与以前的(N-1

9、)k个输入信息比特有关。整个编码过程可以看成是输入信息序列与由移位寄存器和模2加法器的连接方式所决定的另一个序列的卷积，卷积码由此得名。本文采用的是冲击响应描述法编码思想。图2-1 卷积码编码器框图如图2-2是卷积码（2，1，3）卷积编码器的一个框图1。左边是信息的输入。下面分别是系统位输出和校验位输出。其中间是3个移位寄存器和一个模2加法器。简单的说就是信息位经过移位寄存器和一个模2加法器产生一个系统位和校验位加在一起输出。可以看出：每输入一个比特，移位寄存器中就向右移动一个位子。原来的第三个寄存器就被移出。可见卷积编码不只与现在的输入比特有关还与前面的3-1个比特有关。所以约束度是3。在这

10、里，其中k=1 ，n=2所以码率R=k/n=1/2。 图2-2 （2，1，3）卷积码编码器图2.4卷积码的码树图对于图2-2所示的(2,1,3 )卷积码编码电路，其码树图如下图2-3所示。这里，分别用a,b,c和d表示寄存器的4种状态:00, 01, 10，和11，作为树状图中每条支路的节点。以全零状态a为起点，当输入位信息位为0时，输出码元c1c2= 00，寄存器保持状态a不变，对应图中从起点出发的上支路;当输入位为1时，输出码元c1c2 =11，寄存器则转移到状态b,对应图中的下支路;然后再分别以这两条支路的终节点a和b作为处理下一位输入信息的起点，从而得到4条支路.以此类推，可以得到整个

11、码树图。如下图2-3。图2-3 （2，1，3）码树图2.5卷积码的网格图如下图2-4是（2，1，3）卷积编码的网格图1。图2-4 （2，1，3）卷积编码的网格图2.6卷积码的状态图如下图2-5是（2，1，3）卷积编码的状态图1。图2-5 （2，1，3）卷积码状态图2.7卷积码的译码卷积码的译码方式有三种:(1)1963年由梅西(Massey)提出的门限译码，这是一种基于码代数结构的代数译码，类似于分组码中的大数逻辑译码;(2) 1963年由费诺(Fano)改进的序列译码，这是基于码的树状图结构上的一种准最佳的概率译码;(3) 1967年由维特比提出的Viterbi算法。这是基于码的网(trel

12、lis)图基础上的一种最大似然译码算法，是一种最佳的概率译码方法。其中，代数译码，利用编码本身的代数结构进行译码，不考虑信道本身的统计特性。该方法的硬件实现简单，但性能较差，其中具有典型意义的是门限译码。另一类是概率译码，这种译码通常建立在最大似然准则的基础上。由于计算是用到了信道的统计特性.因而提高了译码性能，但这种性能的提高是以增加硬件的复杂度为代价的。常用的概率译码方法有维特比译码和序列译码。维特比译码具有最佳性能，但硬件实现复杂;门限译码性能最差，但硬件简单;序列译码在性能和硬件方面介于维特比译码和门限译码之间。Viterbi译码过程并不复杂，译码器的运行是前向的、无反馈的。它接收一段

13、，计算一段，选择一段最可能的码段(分支)，从而达到整个码序列是一个有最大似然函数的序列。传输序列很长时，判决需要的长延时和相当大的存储量是我们无法承受的。实际应用中采用截短Viterbi算法，即不需要接收到所有序列才进行判决，当译码器接收并处理完了固定的T （T L）个码段后，在接收第（T+1）个码段的时候，它将比较前T级的路径量度，然后从中选取最小者，由此得到与最小量度对应的幸存路径，将此路径对应的T个码段判决输出。T称为截短深度，T选的足够大时，则对译码器输出的译码错误概率影响很小。因此，本课程设计采用的是Viterbi算法1。3 仿真纠错编码系统的设计3.1卷积码仿真框图的设计 本课程设

14、计是通过MATLAB 2中的Simulink模块进行仿真。根据课程设计的基本任务：对输入随机数字信号进行卷积纠错编码后，送入含噪信道，在接收端再进行解码和检纠错，改变信道误码率大小，测试接收信号与发送信号之间的误码率。在Simulink模块中找出所需的模块，然后将模块与模块之间连接起来，由此卷积码的仿真框图如下图3-1。信号流程可以表示为先由Bernoulli Binary Generator（贝努利二进制序列产生器）产生一个0，1等概序列，经过Convolutional Encoder（卷积编码器）对输入的二进制序列进行卷积编码，加入二进制噪声信道后送入Viterbi Decoder（Viterbi译码器）进行硬判决译码。最后经过Error Rate Calculation（误码统计）后由Display（显示）输出和将结果输出到To workspace（工作区间）。