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1、终端阻杭匹配法终端阻杭匹配法 在高速数字系统中，传输线上阻抗不匹配会引起信号反射，造成过冲、下冲和振铃等信 号畸变， 减小反射的方法是根据传输线的特性阻抗在其发送端串联端接使源阻抗与传输线阻 抗匹配或者在接收端并联端接使负载阻抗与传输线阻抗匹配， 从而使源反射系数或者负载反 射系数为零。常用的端接方式为:串联端接、简单的并联端接、戴维宁端接、RC 网络端接， 如图所示。下面我们将分别对这几种端接方式进行分析。 (1)串联端接 如图(b)所示，串联端接是指在尽量靠近源端的位置串联一个电阻 RT以匹配信号源的阻 抗，使源端反射系数为零从而抑制从负载反射回来的信号再从源端反射回负载端。RT加上 驱动
2、源的输出阻抗 RD应等于传输线阻抗 Z0，即 RD+RT=20。 串联端接的优点在于：每条线只需要一个端接电阻，无需直流电源相连接，因此不消耗 过多的电能；当驱动高容性负载时可提供限流作用，这种限流作用可以帮助减小地弹噪声。 其缺点在于：由于串联电阻的分压作用，在走线路径中间，电压仅是源电压的一半，所以不 能驱动分布式负载;另外由于在信号通路上串联了电阻，增加了 RC 时间常数从而减缓了负 载端信号的上升时间，因而不适合于高频信号通路(如高速时钟等)。 (2)简单的并联端接 简单并联端接方式是简单地在接收器的输入端连接一个终端电阻 RT (RT=Z0)下拉到地 或者上拉到直流电源来实现匹配，分
3、别如图(c)和(d)所示。这种端接方式的优点在于设计简 单易行，缺点是消耗直流功率。上拉到电源可以提高驱动器的驱动能力，但会抬高信号的低 电平;而下拉到地能提高电流的吸收能力，但会拉低信号的高电平。 (3)戴维宁（thevenin）端接 戴维宁端接即分压器型端接， 如图(e)示， 它采用上拉电阻 RTH和下拉电阻 RTL构成端接 电阻，通过 RTH和 RTL吸收反射。戴维宁等效阻抗 RT（RT=RTHRTL/（RTH+RTL） ）等于传 输线阻抗 Z0以达到最佳匹配。 RTH和 RTL阻值的选取应重点考虑避免设置不合适的负载电压 参考电平，该电平用于高低逻辑变换点。RTH和 RTL比值决定逻辑
4、高和低驱动电流的相对比 例。RTH=RTL时，对高、低逻辑的驱动要求相同；RTH RTH时，逻辑高对电流的要求比逻辑低大。要求逻辑高和逻辑低驱动电流分别不 能超过 IOHMAX或 IOLMAX。 戴维宁端接的优点是:在整个网络上可与分布负载一起使用;可完全吸收发送的波而消 除反射;当无信号驱动线路时，设置线路电压;特别适用于总线使用。它的缺点是:从电源+V 到地总有一个直流电流存在，导致匹配电阻中有直流功耗，减小了噪声容限，除非驱动器可 提供大的电流。 (4)RC 网络端接 如图（f）所示，RC 网络端接(也称为交流端接)使用串联 RC 网络作为端接阻抗。端接 电阻 R 要等于传输线阻抗 Z0
5、，电容 C 通常使用 0.luF 的多层陶瓷电容，RC 网络的时间常数 应大于传播延时的两倍，即 RC2TD，这样，反射将很小或被消除。 交流端接的好处在于电容阻隔了直流通路而不会产生额外的直流功耗， 同时允许高频能量通 过而起到了低通滤波器的作用；缺点是 RC 网络的时间常数会降低信号的速率。 电路中逻辑器件家族不同，端接策略会有所不同。一般来说，CM0s 工艺的驱动源在输 出逻辑高电平和低电平时其输出阻抗值相同且接近传输线的阻抗值，适用串联端接技术;而 TTL 工艺的驱动源在输出逻辑高电平和低电平时其输出阻抗不同，可使用戴维宁端接方 案:ECL 器件一般都具有很低的输出阻抗， 可在 ECL 电路的接收端使用一下拉端接电阻来吸 收能量。 当然，上述方法也不是绝对的，具体电路上的差别、网络拓扑结构的选取、接收端的负 载数等都是可以影响端接策略的因素， 因此在高速电路中实施电路的端接方案时， 需要根据 具体情况通过仿真分析来选取合适的端接方案和元件参数以获得最佳的端接效果。
