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1、可编程逻辑器件的认识器件篇1可编程逻辑器件到底是个什么东西呢？先举个很简单但是比较艺术的例子吧，像一块空白的画布，你可以在上面做随意做绘画的事情，你要做行为艺术也可以，嘿嘿，因此它的最大一个特点就是可编程性了，当然也不是说它做什么都可以做，如果你想用空白的画布来做雕塑的话，我倒是想见识一下，：）呵呵言规正传，可编程逻辑器件通俗点讲就是比GAL（如16V8等）更大，门数更多而且使用上更灵活的GAL（但跟GAL上稍有区别，下面会讲到），因此在这里就有了新名词了，叫CPLD(Complex Programable Logic Device)或者FPGA(Field Programable Gate
2、Array)。因此，可以笼统地讲，凡是涉及到数字电路的设计，可编程逻辑器件都可以实现和完成。据我所知，国内的号称的第一块自主产权的CPU“龙芯”就是在先在FPGA上实现后，然后验证，成功后才拿去流片的；而很多的ASIC其实上也是在CPLD或者FPGA上实现验证后拿去流片的。现在的可编程逻辑器件绝大部分都只能完成数字信号的处理，如果需要对模拟量信号的处理，那CPLD/FPGA就无能为力了，但现在已经出现了可编程的模拟器件的趋势了。 对于数字电路来说，所有的组合逻辑都可以通过最简的“与或非”表达式来完成，因此我们如果要实现一些数字逻辑功能的话，完全可以在一块可以编程的“与或非”的逻辑阵列上通过编程
3、来实现所需要的功能，如同简单的GAL可以实现的功能一样，在GAL的结构里来讲，它的与阵是可编程的，而或阵是固定连接的。但它的输出完全由用户定义，得以用户能完成任何所需要的逻辑功能。而对于CPLD/FPGA来讲，器件内部的结构基本上是基于两种结构的，一种是乘积项(Product-Term)，一种是基于查找表(Look-Up-Table)。 1.先看一下基于乘积项的CPLD的结构。如下面的图所示。此主题相关图片如下：这种CPLD可分为三块结构：宏单元（Marocell)，可编程连线（PIA)和I/O控制块。宏单元是PLD的基本结构，由它来实现基本的逻辑功能。图1中蓝色部分是多个宏单元的集合（因为宏
4、单元较多，没有一一画出）。可编程连线负责信号传递，连接所有的宏单元。I/O控制块负责输入输出的电气特性控制，比如可以设定集电极开路输出，摆率控制，三态输出等。图1 左上的INPUT/GCLK1，INPUT/GCLRn,INPUT/OE1,INPUT/OE2是全局时钟，清零和输出使能信号，这几个信号有专用连线与PLD中每个宏单元相连，信号到每个宏单元的延时相同并且延时最短。宏单元的具体结构见下图：此主题相关图片如下：左侧是乘积项阵列，实际就是一个与或阵列，每一个交叉点都是一个可编程熔丝，如果导通就是实现“与”逻辑。后面的乘积项选择矩阵是一个“或”阵列。两者一起完成组合逻辑。图右侧是一个可编程D触
5、发器，它的时钟，清零输入都可以编程选择，可以使用专用的全局清零和全局时钟，也可以使用内部逻辑（乘积项阵列）产生的时钟和清零。如果不需要触发器，也可以将此触发器旁路，信号直接输给PIA或输出到I/O脚。再讲一讲基于乘积项的结构的CPLD是如何实现数字电路的。此主题相关图片如下：假设组合逻辑的输出(AND3的输出)为f，则f=(A+B)*C*(!D)=A*C*!D + B*C*!D ( 我们以!D表示D的“非”）。CPLD将以下面的方式来实现组合逻辑f：此主题相关图片如下：A,B,C,D由CPLD芯片的管脚输入后进入可编程连线阵列（PIA)，在内部会产生A,A反,B,B反,C,C反,D,D反8个输
6、出。图中每一个叉表示相连（可编程熔丝导通），所以得到：f=f1 + f2 = (A*C*!D) + (B*C*!D) 。这样组合逻辑就实现了。 图3电路中D触发器的实现比较简单，直接利用宏单元中的可编程D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的全局时钟专用通道，直接连接到可编程触发器的时钟端。可编程触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样PLD就完成了图3所示电路的功能。（以上这些步骤都是由软件自动完成的，不需要人为干预）。图3的电路是一个很简单的例子，只需要一个宏单元就可以完成。但对于一个复杂的电路，一个宏单元是不能实现的，这时就需要通过并联扩展项和共享扩展项
7、将多个宏单元相连，宏单元的输出也可以连接到可编程连线阵列，再做为另一个宏单元的输入。这样PLD就可以实现更复杂逻辑。这种基于乘积项的PLD基本都是由EEPROM和Flash工艺制造的，一上电就可以工作，无需其他芯片配合。2.先看看查找表(Look-Up-Table)的原理和结构采用这种结构的PLD芯片我们也可以称之为FPGA：如altera的ACEX,APEX系列,xilinx的Spartan,Virtex系列等。查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一个有4位地址线的16x1的RAM。当用户通
8、过原理图或HDL语言描述了一个逻辑电路以后，PLD/FPGA开发软件会自动计算逻辑电路的所有可能的结果，并把结果事先写入RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行查表，找出地址对应的内容，然后输出即可。下面是一个4输入与门的例子，此主题相关图片如下：再看看基于查找表(LUT)的FPGA的结构我们看一看Xilinx Spartan-II的内部结构，如下图：此主题相关图片如下：Xilinx Spartan-II 芯片内部结构此主题相关图片如下：Slices结构Spartan-II主要包括CLBs，I/O块，RAM块和可编程连线（未表示出）。在spartan-II中，一个CLB包
9、括2个Slices,每个slices包括两个LUT，两个触发器和相关逻辑。 Slices可以看成是SpartanII实现逻辑的最基本结构 (xilinx其他系列，如SpartanXL,Virtex的结构与此稍有不同，具体请参阅数据手册）。Altera的FLEX/ACEX等芯片的结构如下图：此主题相关图片如下：Altera FLEX/ACEX 芯片的内部结构此主题相关图片如下：逻辑单元（LE）内部结构FLEX/ACEX的结构主要包括LAB，I/O块，RAM块（未表示出）和可编程行/列连线。在FLEX/ACEX中，一个LAB包括8个逻辑单元（LE）,每个LE包括一个LUT，一个触发器和相关的相关逻
10、辑。LE是FLEX/ACEX芯片实现逻辑的最基本结构(altera其他系列，如APEX的结构与此基本相同，具体请参阅数据手册）。FPGA是如何利用查找表来实现数字电路的原理（以图3的电路为例）A,B,C,D由FPGA芯片的管脚输入后进入可编程连线，然后作为地址线连到到LUT，LUT中已经事先写入了所有可能的逻辑结果，通过地址查找到相应的数据然后输出，这样组合逻辑就实现了。该电路中D触发器是直接利用LUT后面D触发器来实现。时钟信号CLK由I/O脚输入后进入芯片内部的时钟专用通道，直接连接到触发器的时钟端。触发器的输出与I/O脚相连，把结果输出到芯片管脚。这样PLD就完成了图3所示电路的功能。（
11、以上这些步骤都是由软件自动完成的，不需要人为干预）。这个电路是一个很简单的例子，只需要一个LUT加上一个触发器就可以完成。对于一个LUT无法完成的的电路，就需要通过进位逻辑将多个单元相连，这样FPGA就可以实现复杂的逻辑。由于LUT主要适合SRAM工艺生产，所以目前大部分FPGA都是基于SRAM工艺的，而SRAM工艺的芯片在掉电后信息就会丢失，一定需要外加一片专用配置芯片，在上电的时候，由这个专用配置芯片把数据加载到FPGA中，然后FPGA就可以正常工作，由于配置时间很短，不会影响系统正常工作。 也有少数FPGA采用反熔丝或Flash工艺，对这种FPGA，就不需要外加专用的配置芯片。3.是选择CPLD还是选择FPGA根据上一篇PLD的结构和原理可以知道，PLD分解组合逻辑的功能很强，一个宏单元就可以分解十几个甚至2030多个组合逻辑输入。而FPGA的一个LUT只能处理4输入的组合逻辑，因此，PLD适合用于设计译码等复杂组合逻辑。但FPGA的制造工艺确定了FPGA芯片中包含的LUT和触发器的数量非常多，往往都是几千上万，PLD一般只能做到512个逻辑单元，而且如果用芯片价格除以逻辑单元数量，FPGA的平均逻辑单元成本大大低于PLD。所以如果设计中使用到大量触发器，例如设计一个复杂的时序逻辑，那么使用FPGA就是一个很好选择。今天先到这里吧，
