利用Virtex-5器件实现QDR II SRAM接口

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1、利用利用 Virtex5 器件实现器件实现 QDR II SRAM 接口接口 提要提要 本应用指南说明了利用 Virtex5 器件实现 4 字突发四倍数据速率 (Quad Data Rate QDR II)SRAM 接口及其时序的详细信息此可综合的参考设计利用 Virtex5 系列独有的 I/O 和时钟控制功能，实现了 300 MHz (600 Mb/s) 的性能水平，使每个 36 位存储器接口 的总流量达到 43.2Gb/s 此设计在最大限度降低资源使用量的同时还大幅简化了在 FPGA 内采集读数据的任务 此方案提供了一个简单的用户接口，可通过利用一个或多个 QDR II 接口简便地集成到一

2、 个完整的 FPGA 设计中 简介简介 QDR SRAM 器件为满足更高的带宽存储要求而开发，以网络和电信应用为目标基本 QDR 架构具有独立的读、写数据通路，便于同时操作每个时钟周期内，两个通路均使用 双倍数据速率 (DDR) 传输发送两个字， 一个在时钟上升沿发送， 一个在时钟下降沿发送结 果，在每个时钟周期内会传输四个总线宽度的数据（两个读和两个写） ，这就是四倍数据速 率的由来 QDR I 和 QDR II 的规范由 QDR 联盟（Cypress、IDT、NEC、Samsung 和 Renesas）共 同定义和开发有关 QDR 规范、QDR 联盟和 QDR 存储器产品的其他信息，请参考

3、第 16 页上的“参考” QDR 存储器器件以 2 字突发和 4 字突发架构提供针对每个读或写请求，2 字突发 器件传输两个字DDR 地址总线用于在前半个时钟周期允许读请求，在后半个时钟周期允 许写请求与之相反，4 字突发器件针对每个读或写请求传输四个字，这样便只需要一个 单倍数据速率 (SDR)地址总线，就能最大程度地利用数据带宽读、写操作请求必须在交替 的时钟周期（即不重叠的时钟周期）内进行，以分享地址总线 本应用指南所讨论的参考设计针对的是 4 字突发 QDR II SRAM 器件QDR II 架构的 独特性能之一是源同步回送时钟 (CQ) 输出，它与器件输入时钟 (K) 频率相同，与通

4、过读通 路输出 (Q) 传输的数据边沿对齐CQ 时钟输出使用 QDR II 存储器器件内的延迟锁定环 (DLL) 电路被重新安排，使其与 Q 数据输出对齐对于在远端器件上进行的读数据采集操 作，此种时钟传输（亦称源同步）接口方法允许较大的时序余量 第 2 页图 1 的时序图表示 4 字突发 QDR II 存储器接口上的并发读/ 写操作QDR II 存储器的所有输入与输入时钟（K 和 K）同步，传输给存储器时，数据中心通常与输入时钟 K 及 K 边沿对齐 注： 低有效的读控制 (R) 和写控制 (W) 引脚在时钟周期内交替出现， 以实现单独 SDR 地址总线 (SA) 的共享 写总线数据输入 (

5、D) 值在 DDR 模式下被发送到存储器， 开始于写控制引脚激活后的下 一个 K 时钟上升沿读总线数据输出 (Q) 值在 DDR 模式下从存储器中发送，并与 CQ 和 CQ 源同步回送时钟输出边沿对齐在 CQ 时钟输出的上升沿（紧随 K 输入时钟的下一个 上升沿之后） ，读总线中的第一个字开始发送 在从数据输入 (D) 字中选择要写入存储器的特定字节时，QDR II 存储器还可使用低有 效的字节写 (BW) 使能引脚为清晰起见，图 1 中省略了这些信号 图 1 的时序图表示 2 字突发 QDR II 存储器接口上的并发读/ 写操作在时钟的前半个周 期，DDR 地址总线允许读地址被传输给存储器；

6、在时钟的后半个周期，DDR 地址总线允许 写地址出现于其中因此，低有效的读控制 (/R) 和写控制 (/W) 引脚可在同一时钟周期内 设定 两个写总线数据输入 (D) 值在 DDR 模式下被发送到存储器， 开始于写地址有效前的那 个 K 时钟上升沿读总线数据输出 (Q) 值在 DDR 模式下从存储器中发送，并与 CQ 和 /CQ 源同步回送时钟输出边沿对齐在 /CQ 时钟输出的上升沿（紧随 /K 输入时钟的下一 个上升沿之后） ，读总线中的第一个字开始发送 设计概述设计概述 图 2 为 Virtex5 QDR II 参考设计的高层次框图， 表明了 QDR II 存储器器件的外部连接 以及用于发

7、送读/ 写命令的 FPGA 内部资源接口 在图 2 中，QDR II 器件的 C 和 C 引脚均被设定为 High 如第 4 页图 3 所示，Virtex5 QDR II 参考设计由以下四个主要部分组成： 用户接口 物理接口 读/ 写状态机 延迟校准状态机 此用户接口使用完全基于 SDR 信号的简单协议创建读/ 写请求此模块主要由 FIFO16 基 元构成， 用于在读/ 写操作执行前后存储相应的地址和数据值有关用户接口时序协议的详 情，请参阅第 5 页“用户接口” 读/ 写状态机主要负责监控用户接口模块内 FIFO 的状态，调整用户接口和物理接口间 的数据流， 并向外部存储器器件发送实际读/

8、写命令此状态机确保读/ 写操作按照 QDR II 存储器规范的要求，以并发方式在最短延迟内完成 物理接口负责生成正确的时序关系和 DDR 信号，以便以符合其命令协议和时序要求的 方式与外部存储器器件通信 延迟校准状态机是物理层中一个不可分割的组成部分，大大简化了在 FPGA 内采集读 数据的任务， 同时又可实现最佳性能Virtex5 器件的每个输入引脚都包含一个可动态调整 的可编程延迟元件 (IDELAY)，用于控制 5 ns 窗口中输入通路上的延迟时间延迟校准状态 机利用此独特功能调整从存储器器件返回的读数据的时序， 因此它无需任何复杂的数据采集 技术即可直接与全局 FPGA 系统时钟 (U

9、SER_CLK0) 实现同步 第 5 页表 1 总结了 Virtex5 QDR II 参考设计的规范， 包括性能目标和器件应用细节 实现详情实现详情 实现 QDR II 参考设计的目的是利用 Virtex5 系列的独特功能I/O、 时钟控制和存储元 件技术方面的发展使此设计的高性能和全承包操作得以实现以下部分对此设计的实现给 出进一步的详细说明 用户接口用户接口 用户接口模块利用六个 FIFO16 模块来存储读/ 写操作的地址和数据值三个 FIFO16 模块用于写命令，一个用于存储写地址 (USER_AD_WR) 和字节写使能 (USER_BW_n) 信号， 另外两个用于存储要写入存储器的 L

10、ow (USER_DWL) 和 High (USER_DWH) 36 位数据字 读命令也使用三个 FIFO16 模块，一个用于存储读地址 (USER_AD_RD)，另两个用于存储由 于执行读而从存储器中返回的 Low (USER_QRL) 和 High (USER_QRH) 36 位数据字 第 6 页图 4 表示使用 4 字突发参考设计时，向用户接口发送读/ 写请求所需的时序 协议如前所述，此接口使用了所有已与主 FPGA 设计系统时钟 (USER_CLK0) 同步的 SDR 信号 写请求在 USER_CLK0 上升沿期间通过低有效的 USER_W_n 信号创建此 18 位写地址 (USER_

11、AD_WR) 必须在此同一时钟边沿传输此时， 要写入存储器的第一个和第二个 36 位 数据字也会分别传输给 36 位 USER_DWL 和 USER_DWH 输入总线4 字突发的第三个字 和第四个字会在下一个 USER_CLK0 上升沿分别传输给 USER_DWL 和 USER_DWH 读请求在 USER_CLK0 上升沿期间通过低有效的 USER_R_n 信号创建此 18 位读地 址(USER_AD_RD) 必须在此同一时钟边沿传输执行读命令后，4 字突发值存储于读数据 FIFO 中在 USER_CLK0 上升沿，一个低有效的 USER_QEN_n 信号会检索这些值并将其传 输至 36 位

12、USER_QRL 和 USER_QRH 输出第一和第二个字在首个周期中传输，此时的 USER_QEN_n 设置为 Low，紧接着是第三和第四个字在随后一个周期中传输，此时的 USER_QEN_n 也设置为 Low 与 QDR II 存储器本身不同，用户接口在同一时钟周期接受读、写请求（如图 4 所示的 第三个周期）读/ 写状态机管理向外部存储器器件所发送的读与写请求的交替， 使用户接 口免于承担这项职责 用户接口还提供了一批用于指示读/ 写 FIFO 状态的信号，在图 4 中未显示高有效 的 USER_WR_FULL 输出表明写 FIFO 已满此情况表明，写请求队列缩减之前将不再接受 任何写请

13、求USER_WR_FULL 为 High 时创建的任何写请求都将被直接忽略类似情况适 用于读请求的 USER_RD_FULL 信号 高有效的 USER_QR_EMPTY 输出表明不再有读数据值存储在读数据 FIFO 中在此情 况下从 USER_QRL 和 USER_QRH 总线读值的尝试将被忽略此情况会一直持续，直到执行 其他读命令并且有相关数据值存入读数据 FIFO 读读/ 写状态机写状态机 第 8 页图 5 为 4 字突发读/ 写状态机的状态图此状态机负责调节用户接口和物理 接口之间的数据流它根据保存在用户接口 FIFO 中的请求向外部存储器器件发送读/ 写 命令 USER_RESET 每

14、次都会将状态机恢复到 INIT 状态，此时存储器暂停运行，直到延迟校 准状态机完成所有 QDR_Q 输入的 IDELAY 模块上的延迟调整， 使读通路数据与 FPGA 系统 时钟(USER_CLK0) 中心对齐校准操作完成的信号是一个高有效的 DLY_CAL_DONE 输入， 该输入将读/ 写状态机转换到空闲状态，以等候来自用户接口的读/ 写请求 在空闲状态， 写命令首先假设向存储器写数据必须始终发生在任何有效读数据出现之前 当没有待处理的读或写请求时，此状态机将在空闲状态下循环运行 用户接口 FIFO 中的待处理写请求会使状态机转入写状态，在此状态下，写命令通过内 部的 WR_INIT_n

15、选通脉冲发送此选通脉冲从 FIFO 中取出写地址和数据值，并使外部 QDR_W_n 写控制选通脉冲进入存储器器件 如果包含待处理读请求，此状态机会随之转入读状态，此时内部 RD_INIT_n 选通脉冲 被激活RD_INIT_n 选通脉冲从 FIFO 中取出读地址，并向存储器器件发送一个外部 QDR_R_n 选通脉冲作为此处理过程的结果之一，对读数据 FIFO 中的返回值也将进行采 集 读/ 写状态机持续监控用户接口 FIFO 状态信号，以确定是否存在待处理读/ 写请求 连续不断的并发读/ 写请求流将导致状态机只在读状态和写状态之间转换， 以确保正确无误 地将请求交替发送到外部存储器一串只写请求

16、将导致空闲状态和写状态轮流出现，同样， 一串读请求也会在空闲状态和读状态间转换 物理接口物理接口 Virtex5 QDR II 参考设计的物理接口为读/ 写命令与外部存储器器件之间的通信生成实 际的 I/O 信号和时序关系， 包括 DDR 数据信号它提供必要的时序余量及为满足整体设计 性能规范所需的 I/O 信号标准QDR II 设计的所有 I/O 信号都使用 HSTLI 发送此部分 详细介绍物理接口的每个部件 时钟控制机制时钟控制机制 此 QDR II 设计使用的是所有 Virtex5 I/O 模块中都有的输出 DDR (ODDR) 基元这些 内置 DDR 寄存器功能极大地简化了以下任务：生成准确的时钟、地址和数据，以及与 QDR II 存储器器件通信的控制信号IDDR 和 ODDR 基元都有多种运行模式，可分别确定采集 或传输的 DDR 数据以怎样的方式出现在 FPGA 内部资源和 I/O 引脚中 QDR II 设计中的时钟控制机制（第 9 页图 6）使用反沿 (oppositeedge) 模式的 ODDR 寄存器来为存储器器件生成 QDR_K 和 QD