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1、一、 时序逻辑电路与组合逻辑电路不同，其电路由 组合逻辑电路 和 存储电路（触发器） 两部分组成。二、 描述同步时序电路有三组方程，分别是 驱动方程 、状态方程 和 输出方程 。三、 时序逻辑电路根据触发器的动作特点不同可分为 同步时序逻辑电路 和 异步时序逻辑电路 两大类。四、 试分析图T7.5时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图和时序图。解：驱动方程： 状态方程： 输出方程：状态图：功能：同步三进制计数器五、 试用触发器和门电路设计一个同步五进制计数器。解：采用3个触发器，用状态000到100构成五进制计数器。（1）状态转换图 （2）状态真值表状
2、态转换顺序现 态次态进位输出 S0S1S2S3S40 0 00 0 10 1 00 1 11 0 00 0 10 1 00 1 11 0 00 0 000001（3）求状态方程（4）驱动方程 （5）逻辑图（略）题7.1 分析图P7.1所示的时序电路的逻辑功能，写出电路驱动方程、状态转移方程和输出方程，画出状态转换图，并说明时序电路是否具有自启动性。解：触发器的驱动方程 触发器的状态方程 输出方程 状态转换图如图A7.1所示所以该电路的功能是：能自启动的五进制加法计数器。题7.3 试分析图P7.3时序电路的逻辑功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启
3、动。解：驱动方程 输出方程 状态方程 状态转换图如图 A7.3所示 功能：所以该电路是一个可控的3进制计数器。 题7.5 分析图P7.5时序电路的功能，写出电路的驱动方程、状态方程和输出方程，画出电路的状态转换图，并检查电路能否自启动。解：输出方程驱动方程求状态方程得电路的状态转换表如表A7.5所示表A7.5输 入现 态次 态输 出S Y1 Y200000000111111110 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 10 0 10 1 00 1 11 0 01 0 11 1 0
4、1 1 10 0 00 0 10 1 00 1 11 0 01 0 10 0 01 1 10 0 00 00 00 00 00 00 00 00 10 00 00 00 00 00 00 01 1画出电路的状态转换图如图A7.5所示图A7.5逻辑功能：这是一个有两个循环的电路，时实现八进制计数、为进位输出，时实现六进制计数、为进位输出。当时存在2个无效态110、111，但未形成循环，电路能自启动。题7.6 试用触发器和门电路设计一个同步六进制加法计数器。解：采用3个触发器，用状态000到101构成六进制计数器，设电路的输出为。根据题意可列电路状态转换表如表A7.6所示状态转换顺序现 态次态进位
5、输出 S0S1S2S3S4S50 0 00 0 10 1 00 1 11 0 01 0 10 0 10 1 00 1 11 0 01 0 10 0 0000001由状态表求得电路的次态和输出的卡诺图如图A7.6（a）所示，其中斜线下方是输出端的值，状态101、110、111作无效态处理，用表示。由卡诺图得电路的状态方程和输出方程由状态方程可得电路的驱动方程最后设计电路逻辑图如图A7.6(b)题7.7 用触发器和门电路设计一个十一进制计数器，并检查设计的电路能否自启动。解：用4个下降沿触发器设计，设电路的进位输出为，可列电路的状态转换表如表A7.7表A7.7的顺序触发器的状态输出01234567
6、8910110 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 00 0 0 0000000000010驱动方程输出方程电路图略题7.8 试用触发器设计一个可控型计数器，其状态转换图如图P7.8所示，实现8421码六进制计数；，实现循环码六进制计数，并检验电路能否自启动。解：本例所设计的计数器有一控制变量存在，设计时将控制变量作为一个逻辑变量画入电路的次态卡诺图中。设电路的进位输出为，根据题意可画出次态卡诺图如图A7.8所示图中上面两行为时的状态及次态的内容，下面两行为的状态及次态的内容。电路作
7、8421码六进制加法计数器时，110和111为无效状态视为无关项，电路作循环码路进制计数器时，000和100为无效态视为无关项。电路的驱动方程和输出方程（设计时需用3个触发器）逻辑图略 题7.12 四相八拍步进电机脉冲分配电路的状态转换图如图P7.12所示。试用触发器和部分门电路实现之，画出相应的逻辑电路图。解：用触发器、的状态来表示步进电机四相的状态，根据题意可求得四相八拍脉冲分配电路的驱动方程为逻辑电路图略1半导体存储器从存、取功能上可以分为 只读 存储器和 随机存取 存储器两大类。 半导体存储器中，ROM属于组合逻辑电路，而RAM可归属于 时序 逻辑电路。习题题11.1 假设存储器的容量
8、为2568位，则地址代码应取几位。解：8。一、 可以用来暂时存放数据的器件叫 寄存器 。二、移位寄存器除 寄存数据 功能外，还有 移位 功能。三、某寄存器由触发器构成，有4位代码要存储，此寄存器必须由 4 个触发器构成。四、一个四位二进制加法计数器，由0000状态开始，问经过18个输入脉冲后，此计数器的状态为 0010 。五、级环形计数器的计数长度是 ，级扭环形计数器的计数长度是 。六、集成计数器的模值是固定的，但可以用 清零 法和 置数法 来改变它们的模值。七、通过级联方式，把两片4位二进制计数器74161连接成为8位二进制计数器后，其最大模值是 256 ；将3片4位十进制计数器74160连
9、接成12位十进制计数器后，其最大模值是 4096 。八、设计模值为38的计数器至少需要 6 个触发器 。题8.3 分析图P8.3的计数器电路，画出电路的状态转换图，说明这是多少进制计数器。十六进制计数器74161的功能表如表8.2.2所示。解：采用同步预置数法，。计数器起始状态为0011，结束状态为1010，所以该计数器为八进制加法计数器。 状态转换图略。题8.4 分析图P8.4的计数器电路，说明这是多少进制的计数器，并画出电路的状态转换图。十进制计数器74160的功能表如表8.2.6所示。解：该计数器采用异步清零法，。计数器起始状态为0000，结束状态为1000（状态1001只是维持瞬间），
10、所以该计数器为九进制加法计数器。题8.5 试用十六进制计数器74161设计十三进制计数器，标出输入、输出端。可以附加必要的门电路。74161的功能表如表8.2.2所示。解：题8.6 分析图P8.6的计数器在和时各为几进制计数器，并画出相应的状态转换图。74161的功能表如表8.2.2所示。 解：该计数器采用同步预置数法，。所以 时：起始状态为0010，结束状态为1100，所以该计数器为十一进制加法计数器。 时：起始状态为0100，结束状态为1100，所以该计数器为九进制加法计数器。 状态图略。题8.7 分析图P8.7的计数器在和时各为几进制，并画出相应的状态转换图。74161的功能表如表8.2
11、.2所示。解：该计数器采用同步预置数法。时：起始状态为0000，结束状态为1010，所以该计数器为十一进制加法计数器。 时：起始状态为0000，结束状态为0111，所以该计数器为八进制加法计数器。 状态图略。题8.8 设计一个可控进制的计数器，当输入控制变量时为13进制计数器，时为7进制计数器。标出计数器的输入端和进位输出端。解：电路采用同步预置数法。 电路逻辑图如图A8.8所示 题8.11 试分析图P8.11计数器电路的分频比（即和的频率比）。74LS1610的功能表如表8.2.2所示。解：两片计数器接成并行进位方式，其中第1片74160计数，起始状态为0000，结束状态为1001，为十进制
12、计数器。第2片74160计数，起始状态为0110，结束状态为1001，为四进制计数器。所以该计数电路的分频比 题8.12 试用同步4位二进制计数器74LS161芯片和必要的门电路来组成一个125进制加法计数器。要求标出计数器的输入端和进位输出端；画出逻辑连接图。解：计数的起始状态为00000000，结束状态为01111101，电路逻辑图如图A8.12所示 题8.13 设计一个序列信号发生器电路，使之在一系列信号作用下能周期性地输出“11010010111”的序列信号。解：根据题意电路可由计数器+组合输出电路两部分组成。第一步：设计计数器序列长度，设计一个模11计数器，选用74LS161，设定有效状态为=01011111。第二步：设计组合电路设序列输出信号为，则
