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1、算术逻辑运算部件 本节的主要内容: 如何构成一个实现一位二进制加法的全加器; 如何利用n个全加器构成实现n位的加法器; 加法单元 (全加器) 本位进位 本位和 加法单元 i Ai Bi Cii 本位操作数 低位进位 Ci1 一个输入为1时, i为1, Ci为0 ; 两个输入为1时, i为0, Ci为1 ; 三个输入为1时, i为1, Ci为1 。 全加器全加器 进位输入Ci-1，进位输出Ci。 逻辑表达式： (1) 加法单元逻辑表达式之一 i = (Ai Bi ) Ci1 Ci = Ai Bi + (Ai Bi )Ci1 Ai和Bi均为1 或 Ai和Bi有一个为1且Ci1为1 电路实现: Ci
2、 i Ai Bi Ci1 i = (Ai Bi )Ci1 Ci = Ai Bi + (Ai Bi )Ci1 进位产生与传递进位产生与传递 进位链的概念： 并行加法器中的每一个全加器都有一个从 低位送来的进位输入和一个传送给高位的进位 输出。我们把构成进位信号产生和传递的逻辑 网络称为进位链。 进位链上每一位的进位表达式为： Ci=AiBi+(AiBi)Ci-1 设Gi=AiBi ，称为进位产生函数 Pi=AiBi ，称为进位传递函数 进位表达式 Ci=Gi+PiCi-1 串行进位 特点：进位信号逐位形成。 设n位加法器 1）逻辑式 C1 = G1 + P1C0 C2 = G2 + P2C1 C
3、n = Gn + PnCn-1 2）结构举例 并行进位 特点：各位进位信号同时形成。 设n位加法器 1）逻辑式 C1 = G1 + P1C0 C2 = G2 + P2C1 = G2 + P2G1 + P2P1C0 Cn = Gn + PnCn-1 = Gn + PnGn-1 + + PnPn-1P2P1C0 n + 1 项 缺点：高位的进位形成逻辑中输入变量增多，实现困难。 结构举例 1 & & 1 & 1 & 1 & C0 B3A3B2A2B1A1B0A0 11 1 1 C1C2C3C4 组内并行、组间并行 设16位加法器，4位一组，分为4组： 4位4位4位4位 第4组 第3组 第2组 第1
4、组 C16 C13 C12 C9 C8 C5 C4 C1 C0 C16 C12 C8 C4 分级同时进位 1）第1组进位逻辑式 组内： C1 = G1 + P1C0 C2 = G2 + P2G1 + P2P1C0 C3 = G3 + P3G2 + P3P2G1 + P3P2P1C0 组间： C4 = G4 + P4G3 + P4P3G2 + P4P3P2G1 + P4P3P2P1C0 GI PI 所以 CI = GI + PIC0 (C4用CI来表示) 2）第2组进位逻辑式 组内： C5 = G5 + P5CI C6 = G6 + P6G5 + P6P5CI C7 = G7 + P7G6 +
5、P7P6G5 + P7P6P5CI 组间： C8 = G8 + P8G7 + P8P7G6 + P8P7P6G5 + P8P7P6P5CI G P 所以 C = G + PCI (C8用C来表示) 3）第3组进位逻辑式 组内： C9 = G9 + P9C C10 = G10 + P10G9 + P10P9C C11 = G11+P11G10+P11P10G9 + P11P10P9C 组间： C12 = G12+P12G11+P12P11G10+P12P11P10G9 + P12P11P10P9C G P 所以 C = G + P C (C12用C来表示) 4）第4组进位逻辑式 组内： C13
6、= G13 + P13C C14 = G14 + P14G13 + P14P13C C15 = G15 +P15G14 +P15P14G13 +P15P14P13C 组间： C16 = G16 +P16G15 +P16P15G14 +P16P15P14G13 + P16P15P14P13C G P 所以 C = G + PC (C16用C来表示) 5）各组间进位逻辑 CI = GI + PIC0 C = G + PCI C = G + P C C = G + PC = G + PGI + PPIC0 = G + P G + P PGI + P PPIC0 = G + P G + PP G +
7、P P PGI + PP PPIC0 6）结构示意 4 1 8 5 12 9 16 13 组间进位链 A8. . . . A5 B8 . . . . B5 A4 . . . . A1 B4 . . . . B1 A12 . . . . A9 B12 . . . . B9 A16 . . . . A13 B16 . . . . B13 CoC C3 1C15 13 C11 9 C7 5 C C CI A8. . . . A5 B8 . . . . B5 A4 . . . . A1 B4 . . . . B1 A12 . . . . A9 B12 . . . . B9 A16 . . . . A1
8、3 B16 . . . . B13 Co G P G P G P GI PI C3 1 C C C CI C15 13 C11 9 C7 5 17 组间串行进位 18 组间并行进位 运算器组织 利用算逻运算单元构成一个完整的运算器。 1、具有多路选择器的运算器构成 移位器 ALU 选择器A R0 . Rn 选择器B R0 . Rn R0 R1 Rn . 一组选择信号 +1 移位控制 (低位进位) 特点： (1)R各自独立； (2)可同时向ALU提供 两个操作数； (3)采用单向内总线。 2、具有输入锁存器的运算器构成 移位器 ALU CLK1 +1 移位控制 CLK2暂存器1暂存器2 R0 R1 Rn . 内总线 特点： (1)单口RAM不能同时向ALU提供两个操作数； (2)用锁存器暂存操作数； (3)采用双向内总线。
