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1、数字系统EDA技术实验指导书学院：学号：姓名： 实验一 八位全加器的设计一、 预习内容1. 结合教材中的介绍熟悉Quartus软件的使用及设计流程；2. 八位全加器设计原理。二、实验目的3. 图形设计方法二、实验目的1. 掌握图形设计方法；2. 熟悉Quartus软件的使用及设计流程；3. 掌握全加器原理，能进行多位加法器的设计。三、实验器材三、 实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。五、实验原理与内容1、原理：加法器是数字系统
2、中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此
3、本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。2）八位加法器用两个并行四位加法器实现一个八位加法器的框图如
4、下：六、实验步骤1、 用VHDL语言或图形输入法设计一个并行四位全加器；2、 利用步骤一得到的四位全加器使用图形输入法实现一个8位全加器；3、 对最后的顶层文件进行编译、仿真；4、 如果时间有余可以直接设计一个八位的串行全加器，比较上述两种方法 综合后的不同（主要从消耗资源和运算速度考虑）。七、实验报告1、四位加法器library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity adder4 is port(c4: in std_logic; a4: in std_logic_vector(3 do
5、wnto 0); b4: in std_logic_vector(3 downto 0); s4: out std_logic_vector(3 downto 0); co4: out std_logic);end entity adder4;architecture art of adder4 is signal s5:std_logic_vector(4 downto 0); signal a5,b5:std_logic_vector(4 downto 0); begin a5=0&a4; b5=0&b4; s5=a5+b5+c4; s4=s5(3 downto 0); co4c8,a4=
6、a8(3 downto 0),b4=b8(3 downto 0),s4=s8(3 downto 0),co4=sc); u2:adder4 port map(c4=sc,a4=a8(7 downto 4),b4=b8(7 downto 4),s4=s8(7 downto 4),co4=co8); end architecture art;电路图 仿真波形实验二 用七段LED显示8421BCD码的VHDL设计一、预习内容1、 结合附录一了解EDA实验箱的原理；2、 七段LED显示原理；3、 怎样用VHDL实现8421BCD码在七段LED数码管上显示。二、实验目的实验目的1. 了解VHDL进行ED
7、A设计的基本步骤；2. 学会用Quartus进行时序仿真；3. 了解EDA实验箱的基本功能；三、实验器材验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1. 用VHDL设计具有清除端、使能端，计数范围为0-999的计数器设计。输出为8421BCD码；2. 用VHDL设计七段LED译码显示电路；3. Quartus进行时序仿真；4. 下载该程序验证程序是否正确；5. 请事先准备一个优盘，本实验程序需要保存，后面实验需要用到。五、实验原理与内容1、 8421BCD编码 在数字系统中常用四位二进制代码来表示一位十进制数字0、1、2、9，称之为二十进制代码，即BC
8、D码。将十进制数编成BCD码的电路，称为称二十进制（BCD）编码器。二-十进制编码的方案很多，若BCD编码器采用8421编码方案，称为8421BCD编码器。2、 七段译码器下图为译码器逻辑图，请按图进行连线。其中A，B，C，D 接拨号开关，a，b，c，d，e，f，g 接数码显示接口，管脚映射均为I/O 口，映射后，通过拨号开关改变输入二进制码，则输出数码管上显示相应的数值。3、 译码器真值表数值输入输出ABCDabcdefg00000111111010001011000020010110110130011111100140100011001150101101101160110101111170
9、1111110000810001111111910011111011A10101110111B10110011111C11001001110D11010111101E11101001111F11111000111六、实验步骤1、写出七段译码器和具有清除端、使能端，计数范围为0-999的计数器的VHDL源程序，编译通过；2、进行波形仿真；3、选定器件、映射管脚、编译、下载。七、实验报告1、写出实验源程序，画出仿真波形；三、各模块VHDL程序1、0-9计数器2、0-999计数器3、译码显示模块四、各模块仿真测试 1、（1）0-9计数器功能仿真：2、（1）0-999计数器功能仿真：3、（1）译码显示
10、电路功能仿真4、（1）整体时序仿真：五、实验结论：1、十进制计数器确实能实现对时钟脉冲的计数并且产生进位输出；2、由十进制计数器级联成的0-999计数器也能实现对时钟脉冲的计数，并且产生进位输出，而且输出的计数符合8421码格式。3、七段显示程序的输出是十六进制形式，输出结果与原理完全一致。4、各个仿真波形均有延迟。5、各模块及总体均符合功能设计要求。六、思考题：要译出0-9和一，只需要将译码模块中的when others= dout dout=“0000001”即可。实验三 扫描显示电路设计一、预习内容 1、什么是扫描显示； 2、怎样实现数码显示； 3、写出原理草图，写出源程序。二、 实验目的实验目的1、进一步熟悉用VHDL进行EDA设计方法；2、本实验与实验二的不同之处在八个数码管都要稳定地显示；3、进一步了解EDA实验箱的基本功能；三、 实验器材实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、 实验要求五、1、用VHDL设计一个扫描显示电路，使得八个数码
