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1、第1章作业1.1为了将600份文件顺序编码，如果采用二进制代码，最少需要用几位？如果改用八进制或十六进制代码，则最少各需要用几位？答：如用二进制最少需10位，用八进制最少需4位，用十六进制最少需3位1.4将下列二进制数转换为等值的十进制数。（1）（101.011）2 ；（3）（1111.1111）2。解（1）（101.011）2 =5.375 （3）（1111.1111）2 =15.93751.5将下列二进制数转换为等值的八进制数和十六进制数。（2）（1001.1101）2；（4）（101100.110011）2。解：（2）（1001.1101）2=(11.64)8=(9.D)16 （4）（1
2、01100.110011）2=(54.63)8=(2C.CC)161.6将下列十六进制数转换为等值的二进制数。（1）（8.C）16；（3）（8F.FF）16。解：（8.C）16=（1000.1100）2（8F.FF）16=（10001111.11111111）21.9将下列十进制数转换为等值的二进制数和十六进制数。要求二进制数保留小数点以后4位有效数字。（2）（188.875）10；（4）（174.06）10。解（2）：1.14用二进制补码运算计算下列各式。式中的4位二进制数是不带符号位的绝对值。如果和为负数，请求出负数的绝对值。（提示：所用补码的有效位数应足够表示代数和的最大绝对值。）（2）
3、1101+1011；（4）1101-1011；（6）1011-1101；（8）-1101-1011。解：第2章作业2.4已知逻辑函数的真值表如表P2.4（a）、（b）所示，试写出对应的逻辑函数式。 表P2.4（a） 表P2.4（b）2.7写出图P2.7（a）、（b）所示电路的输出逻辑函数式。图P2.72.8已知逻辑函数Y的波形图如图P2.8所示，试求Y的真值表和逻辑函数式。图P2.8 2.10将下列各函数式化为最小项之和的形式。（1）（3）（5）解：2.12将下列逻辑函数式化为与非与非形式，并画出全部由与非逻辑单元组成的逻辑电路图。（2）（4）解：电路图如下：电路图如下：2.13将下列逻辑函数
4、式化为或非或非形式，并画出全部由或非逻辑单元组成的逻辑电路图。（1）（3）解：电路图如下：电路图如下 ：2.15用逻辑代数的基本公式和常用公式将下列逻辑函数化为最简与或形式。（2）（4）（6）（8）（10） 解：2.17用卡诺图化简法化简以下逻辑函数。（2）（4）解：2.22将下列具有约束项的逻辑函数化为最简与或形式。（2），给定约束条件为。（4），给定约束条件为。第3章作业3.8试画出图P3.8（a）、（b）两个电路的输出电压波形，输入电压波形如图（c）所示。图P3.83.10图P3.10中的G1G4是OD输出结构的与非门74HC03，它们接成线与结构。试写出线与输出Y与输入A1、A2、B1
5、、B2、C1、C2、D1、D2之间的逻辑关系式，并计算外接电阻RL取值的允许范围。图P3.103.12在图P3.12所示的电路中，试计算当输入端分别接0V、5V和悬空时输出电压vO的数值，并指出三极管工作在什么状态。假定三极管导通以后vBE0.7V，电路参数如图中所注。三极管的饱和导通压降VCE（sat）0.1V，饱和导通内阻RCE（sat）=20。图P3.123.14指出图P3.14中各门电路的输出是什么状态（高电平、低电平或高阻态）。已知这些门电路都是74系列TTL电路。图P3.143.15说明图P3.15中各门电路的输出是高电平还是低电平。已知它们都是74HC系列CMOS电路。图P3.1
6、53.16在图P3.16所示的由74系列TTL与非门组成的电路中，计算门GM能驱动多少同样的与非门。要求GM输出的高、低电平满足VOH3.2V，VOL0.4V。与非门的输入电流为IIL-1.6mA，IIH40A。VOL0.4V时输出电流最大值为IOL（max）=16mA，VOH3.2V时输出电流最大值为IOH（max）=-0.4mA。GM的输出电阻可忽略不计。图P3.163.17在图P3.17所示由74系列TTL或非门组成的电路中，试求门GM能驱动多少同样的或非门。要求GM输出的高、低电平满足VOH3.2V、VOL0.4V。或非门每个输入端的输入电流为IIL-1.6mA，IIH40A。VOL0
7、.4V时输出电流最大值为IOL（max）=16mA，VOH3.2V时输出电流最大值为IOH（max）=-0.4mA。GM的输出电阻可忽略不计。图P3.173.18试说明在下列情况下，用万用表测量图P3.18中的vI2端得到的电压各为多少：（1）vI1悬空；（2）vI1接低电平（0.2V）；（3）vI1接高电平（3.2V）；（4）vI1经51电阻接地；（5）vI1经10k电阻接地。图中的与非门为74系列的TTL电路，万用表使用5V量程，内阻为20k/V。图P3.183.19若将上题中的与非门改为74系列TTL或非门，试问在上述五种情况下测得的vI2各为多少？3.20若将图P3.18中的门电路改为
8、CMOS与非门，试说明当vI1为题3.18给出的五种状态时测得的vI2各等于多少？3.21在图P3.21所示电路中R1、R2和C构成输入滤波电路。当开关S闭合时，要求门电路的输入电压VIL0.4V；当开关S断开时，要求门电路的输入电压VIH4V，试求R1和R2的最大允许阻值。G1G5为74LS系列TTL反相器，它们的高电平输入电流IIH20A，低电平输入电流。图P3.213.23计算图P3.23电路中上拉电阻RL的阻值范围。其中G1、G2、G3是74LS系列OC门，输出管截止时的漏电流为IOH100A，输出低电平VOL0.4V时允许的最大负载电流IOL（max）=8mA。G4、G5、G6为74
9、LS系列与非门，它们的输入电流为，IIH20A。给定VCC=5V，要求OC门的输出高、低电平满足VOH3.2V、VOL0.4V。图P3.233.24在图P3.24电路中，已知G1和G2、G3为74LS系列OC输出结构的与非门，输出管截止时的漏电流最大值为IOH（max）=100A，低电平输出电流最大值为IOL（max）=8mA，这时输出的低电平为VOL（max）=0.4V。G3G5是74LS系列的或非门，它们高电平输入电流最大值为IIH（max）=20A，低电平输入电流最大值为IIL（max）=-0.4mA。给定VCC=5V，要求满足VOH34V、VOL0.4V，试求RL取值的允许范围。图P3
10、.243.25图P3.25所示是一个继电器线圈驱动电路。要求在vI=VIH时三极管T截止，而vI=0时三极管T饱和导通。已知OC门输出管截止时的漏电流IOH100A，导通时允许流过的最大电流IOL（max）=10mA，管压降小于0.1V，导通内阻小于20。三极管=50，饱和导通压降VCE（sat）=0.1V，饱和导通内阻RCE（sat）=20。继电器线圈内阻240，电源电压VCC=12V，VEE=-8V，R2=3.2k，R3=18k，试求R1的阻值范围。图P3.253.26在图P3.26（a）所示电路中已知三极管导通时VBE=0.7V，饱和压降VCE（sat）=0.3V，饱和导通内阻为RCE（
11、sat）=20，三极管的电流放大系数=100。OC门G1输出管截止时的漏电流约为50A，导通时允许的最大负载电流为16mA，输出低电平0.3V。G2G5均为74系列TTL电路，其中G2为反相器，G3和G4是与非门，G5是或非门，它们的输入特性如图P3.26（b）所示。试问：（1）在三极管集电极输出的高、低电平满足VOH3.5V、VOL0.3V的条件下，Ra的取值范围有多大？（2）若将OC门改成推拉式输出的TTL门电路，会发生什么问题？图P3.26第4章4.2图P4.2是一个多功能函数发生电路，试写出当S0S1S2S3为00001111 16种不同状态时输出Y的函数关系式。图P4.24.6有一水
12、箱由大、小两台水泵ML和MS供水，如图P4.6所示。水箱中设置了3个水位检测元件A、B、C，水面低于检测元件时，检测元件给出高电平；水面高于检测元件时，检测元件给出低电平。现要求当水位超过C点时水泵停止工作；水位低于C点而高于B点时MS单独工作；水位低于B点而高于A点时ML单独工作；水位低于A点时ML和MS同时工作。试用门电路设计一个控制两台水泵的逻辑电路，要求电路尽量简单。图P4.64.7设计一个代码转换电路，输入为4位二进制代码，输出为4位格雷码。可以采用各种逻辑功能的门电路来实现。4位格雷码见本书第1.5节的表1.5.2。表1.5.24.12试画出用3线8线译码器74HC138（见图4.
13、3.8）和门电路产生如下多输出逻辑函数的逻辑图。图4.3.84.14用3线8线译码器74HC138和门电路设计1位二进制全减器电路。输入为被减数、减数和来自低位的借位；输出为两数之差和向高位的借位信号。4.23用8选1数据选择器74HC151（见图4.3.24）设计一个组合逻辑电路。该电路有3个输入逻辑变量A、B、C和1个工作状态控制变量M。当M=0时电路实现“意见一致”功能（A、B、C状态一致时输出为1，否则输出为0），而M=1时电路实现“多数表决”功能，即输出与A、B、C中多数的状态一致。图4.3.244.24用8选1数据选择器设计一个函数发生器电路，它的功能如表P4.24所示。表P4.2
14、4第5章作业5.2画出图P5.2由或非门组成的SR锁存器输出端Q、的电压波形，输入端SD、RD的电压波形如图中所示。解：如图所示P5.25.5在图P5.5所示电路中，若CLK、S、R的电压波形如图中所示，试画出Q和端与之对应的电压波形。假定触发器的初始状态为Q=0。图P5.5解如图A5.5所示5.9若主从结构SR触发器的CLK、S、R、各输入端的电压波形如图P5.9所示，试画出Q、端对应的电压波形。P5.95.12若主从结构JK触发器CLK、J、K端的电压波形如图P5.12所示，试画出Q、端对应的电压波形。图P5.125.15已知CMOS边沿触发方式JK触发器各输入端的电压波形如图P5.15所示，试画出Q、端对应的电压波形。图P5.155.18设图P5.18中各触发器的初始状态皆为Q=0，试画出在CLK信号连续作用下各触发器输出端的电压波形。图P5.185.21在图P5.21所示的主从JK触发器电路中，CLK和A的电压波形如图中
