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1、 程序员考试：http:/ 1-1】说明主存储器的特点和速度、存储容的含义。分析：主存储器是随机访问存储器，CPU 可以直接访问存储器任何一个单元，且其访问速度与被访单元的位置无关.这种随机访问存储器简称 RAM。机器对主存的要求首先是速度要快，通常用存取周期来表示。一个存取周期，包括读写时间和恢复再生时间。因此存取周期是指连续两次访问同一个存储单元的圾小间隔时间。存储容 fit 是 CPU 能够直接存取的存储器单元数的总和。CPU 每访问次主存，读出的单位是一个字，字的长度不同机器有不同的规定.但都是字节的整数倍。在一些机器中，访问一次主存，可以读出一个字节的数据，因此每一个字节必须有一个地
2、址，称为字节寻址，其存储器的容蛩单位是字节（byte)。主存的容决定于由指令寻址方式产生的操作数有效地址的位数。若有效地址是 10 位二进制数据，则其容量为 2ICI=1K:若有效地址是 20 位数，则其容若有效地址是 30 位二进制数，则其容 i 是 2315=1G?【例 1-2】说明下面各种型号半导体存储器的名称和特点。RAM、DRAM、SRAMROM、PROM、EPROM、E2PROM、FM解：RAM 为随机读写存储器。DRAM 动态随机存储器，采用动态 MOS 电路，需要定时刷新保存当前信息。单管 MOS 电路集成度髙、功耗小，是当前 RAM 的主流型号产品。SRAM 静态随机存储器，
3、不需刷新，速度快，但线路复杂集成度低，写入数据后只要不断电，即可长久保持数据不变。ROM 只读存储器，用于存放常用的固定程序，只读不写。掩模 ROM 出厂时厂家已经把 ROM 制好，用户不能改动。PROM 可编程只读存储器，用户只能编程一次写入所需数据，以后不能再改动。EPROM 可擦除可编程 ROM,用紫外线照射 15min 擦除，再用专门装置写入新内容。E2PROM 为电可擦除可编程 ROM,使用比 EPROM 方便。FM 又叫闪存。为快速联机可改写只读存储器，但擦除时只能成块擦去。【例 1-2】说明闪速存储器 FlashMemory 主要特性与 E2PROM 有何差别？ 程序员考试：ht
4、tp:/ E2PROM 相像，都是属于电可擦除的可编程的只读存储器，闪存虽只能按数据块整块擦除，但擦除时间比 E2PROM 快，读出时间也快，小于 90ns 可代替 ROM 使用。E2PROM 的擦写过程分为两步进行，先擦除该单元原有数据，再在下一个写周期中将新的数据写入，写操作允许信号在 10ms 以上，速度较慢。【例 1-3】什么叫存储器刷新？什么类型存储器黹要刷新？为什么？解：存储单元电路的趋势是采用 MOS 电路，由于集成度高，功耗小受到用户欢迎。但集成度圾高的是单管 MOS 存储器，由于每一位二进制存储单元只用一个 MOS 晶体管和一个存储电容来实现，依站电容上是否存储电荷来记录存储
5、“0”、“丨”信息。但电容上的电荷时间久了，例如超过 2ms 会逐渐泄泯，丢失存储的信息，为了保证存储器工作可猫性必须在存储电荷泄漏前对每个存储单元进行补充充电，这种悄况称为刷新，一般规定对动态存储器 DRAM 必须在 2ms 之内对所有电元刷新一遍。【例 1-3】说明主存储器的组成和读写工作原理。解：主存储器是按地址访问的随机访问存储器，存储矩阵中所有存储单元的地位都是平等的.因此要求访存时对每一个存储单元都同时进行地址译码。主存是按电元的地址进行读写的，因此，存储器中应该有地址寄存器。存放数据节元的集合称为存储体。由地址寻找存储体中某一个存储单元时是通过地址译码电路实现的。读出的数据存放在
6、数据级冲寄存器中.准备送往数据总线，所有这些操作都是由存储器读写控制电路控制实现的。写入存储器的操作与读出不同，除了 CPU 提供存储单元的地址外，还必须在写入前将要写入的数据通过数据总线送往存储器的数据缓冲寄存器，再在写入命令控制下将数据写入到地址寄存器指定的存储单元中。因此主存储器必须包括：存储体、地址寄存器、地址译码器、数据缓冲寄存器和读写控制电路。【例 1-69】说明存储系统中三级存储系统的作用原理及实现方法上的异同。 程序员考试：http:/ 访问时可以很快取走，以提髙运算速度。主存是一个 CPU 随机访问的存储器，但其速度比 CPU 慢一个数最级。为了使主存与 CPU 速度匹配，特
7、别在 CPU 和主存之间构造一高速缓冲存储器 cache,把正在执行的程序段调入髙速 cache 中，其后 CPU 再取指令和数据，大部分可在 cache 中找到，就不用再访问主存了，因而提高了 CPU 的访存速度。用户程序可能是很大的，主存容设又满足不了要求，为了扩大存储器的容量，特别又增加了一个大容量的辅助存储器，用来存放暂不使用的程序和数据。当 CPU 需要使用辅存中的程序时，再将有关程序成批调入主存储器中，由于程序的局部性原理，CPU 需要取后继指令或数据时，只要访问主存就可以得到了，不需要访问辅存，因而大大提高了访问辅存的速度，大大扩充了主存的容量。理想情况下，如果 CPU 每次访问
8、辅存中的指令或数据都可在主存中得到，每次访问主存单元都可在髙速缓冲存储器 cache 中找到，则我们好像得到了一个速度与 cache-样快，容:S 与辅存一样大的主存储器，这是非常理想的。CaChe主存层次和主存一辅存层次的工作原理都是相似的。在访问时，都需要经过地址变换，每次交换数据都是以数据块为单位，都是利用程序局部性原理，如果每次访存 cache 命中率较髙，则我们将得到一个速度比主存快，容?比主存大的存储器，这是我们期望的。因为 cache-主存层次更强调提高速度，所以地址变换等机制都是采用硬件办法实现的。而主存一辅存层次更侧重于扩大容 i，并不苛求于速度，所以地址变换等机制采用软件方
9、法实现。【例 1-70】设有一个存储器，容傲是 256KB,cache 容傲是 2KB,每次交换的数据块是 16B。求：主存可划分为多少块？主存地址多少位？cache 地址多少位？cache 容可划分为多少块？CPU 访问 cache 进行地址映像时，主存地址分为几个部分？每部分多少位？解：主存容蛩 256KB,每块 16B,主存可划分的块数为：256KB+16B=16K 块。cache 容 2KB,每块 16B,cache 或划分的块数为：2KB+16B-2048+16=128 块。主存容 SU56KB,2I8=256K,主存地址位数为丨 8 位，cache 容蛩为 2KB.211=2K,cache 地址有11 位。 程序员考试：http:/ cache 时，主存地址可划分为 3 部分：区号、块号、与块内地址。区号即主存地址高位标志，其位数是主存地址位数与 cache 地址位数之差。本例中高位地址标志（区号）=18-11=7 位。也就是说,整个主存可以分为 27=128 个区,每个区的容量相当于 cache 的容 ift,(即 2KB).块号：cache 中可分为 128 块，27=128,块地址编号 7 位.块内地址，决定每块大小，16=24,每块丨 6 字节，块内地址 4 位。
