数字电子PPT

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1、概述,一、对触发器的基本要求,1. 有两个稳定的状态(0、1)，以表示存储内容；,2. 能够接收、保存和输出信号。,二、触发器的现态和次态,1. 现态：,触发器接收输入信号之前的状态。,2. 次态：,触发器接收输入信号之后的状态。,触发器现态、次态输出和输入信号之间的逻辑关系是贯穿本章的基本问题。,触发器是存放二进制数字信号和两状态逻辑信号的单元电路。,三、触发器的分类,1. 按电路结构和工作特点：,基本、同步、边沿。,2. 按逻辑功能分：,RS、JK、D 和 T(T )。,3. 其他：,TTL 和 CMOS，分立和集成。,G2,4.1 基本触发器,4.1.1 由与非门组成,一、电路及符号,Q

2、 = 0,0 态,Q = 1,1 态,基本RS触发器,电路无输入信号时，有两个稳定状态,G2,二、工作原理,Q = Q,“保持”,0,1,Q = 0,0 态,“置 0”或“复位” (Reset),1,0,Q = 1,1 态,“置 1”或“置位” (Set),1 态,0 态,信号同时撤消：,状态不定 (随机),复位端,置位端,简化波形图,触发器完成一次状态转换需要一定的延迟时间, 1 0，延迟时间为 tPHL； 0 1，延迟时间为 tPLH 。 由于实际中翻转延迟时间相对于脉 冲的宽度和周期很小，故可视为0。,设触发器初始状态为0：,Q,Q,信号同时撤消,出现不确定状态,三、现态、次态、特性表和

3、特性方程,1. 现态和次态,现态Qn：触发器接收输入信号之前的状态。,次态Qn1：触发器接收输入信号之后的新状态。,2. 特性表和特性方程,R S Qn,Q n+1,0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1,0 1 1 1 0 0,不用,不用,特性表,与输入信号及现态有关,G2,简化特性表,R S,Q n+1,0 0,0 1,1 0,1 1,Q n,保持,1,置 1,0,置 0,不用,不允许,Q n+1,0,1,1,1,0,0,约束条件,特性方程,4.1.2 由或非门组成,一、电路及符号,二、工作原理,“保持”,“置 0”,“置 1”,“不

4、允许”,若高电平同时撤消，则状态不定。,S,R,Q,三、特性表和特性方程,约束条件,波形图,四、基本 RS 触发器主要特点,1. 优点：结构简单， 具有置 0、置 1、保持功能。,2. 问题：输入电平直接控制输出状态，使用不便，抗干扰能力差；R、S 之间有约束。,4.1.3 集成基本触发器,一、CMOS 集成基本触发器,1. 由与非门组成：CC4044,三态 RS 锁存触发器特性表,内含 4 个 基本 RS 触发器,2. 由或非门组成：CC4043(略),CC4044为低电平有效，CC4043为高电平有效，违反约束条件即R=S=1时，前者Q=0、后者Q=1,二、TTL 集成基本触发器,7427

5、9、74LS279,有两个置位输入端,同步触发器：,触发器的工作状态不仅受输入端 (R、S) 控制，而且还受时钟脉冲(CP) 的控制。,CP (Clock Pulse):,等周期、等幅的脉冲串。,基本 RS 触发器：,S 直接置位端；,R 直接复位端。,(不受 CP 控制),同步触发器：,同步 RS 触发器,同步 D 触发器,4.2 同步触发器,4.2.1 同步 RS 触发器,一、电路组成及工作原理,1. 电路组成及逻辑符号,曾用符号,国标符号,2. 工作原理,当 CP = 0,保持,当 CP = 1,与基本 RS 触发器功能相同,特性表：,特性方程:,约束条件,CP = 1期间有效,二、主要

6、特点,1. 时钟电平控制,CP = 1 期间接受输入信号；,CP = 0 期间输出保持不变。,（抗干扰能力有所增强）,2. RS 之间有约束,如果违反了约束条件，则可能出现：,CP =1 期间，若R=S=1，输出端同为高电平；,CP =1 期间，若R、S分时撤销，则触发器的状态取决于后撤销者；,CP =1 期间，若R、S同时从1到0，出现竞态现象；,若R=S=1， CP 撤销（1到0），也出现竞态现象。,4.2.2 同步 D 触发器,一、电路组成及工作原理,（CP = 1期间有效）,简化电路：省掉反相器。,二、主要特点,1. 时钟电平控制，无约束问题；,2. CP = 1 时跟随。,下降沿到来

7、时锁存,在同步RS触发器的基础上，增加了反相器G,三、集成同步 D 触发器,1. TTL 74LS375,两个或非门交叉连接构成基本RS触发器,4.3 边沿触发器,4.3.1 边沿 D 触发器,一、电路组成及工作原理,从 主,曾用 符号,国标 符号,1. 电路组成及逻辑符号,两个同步D触发器构成，具有主从结构,2. 工作原理,(1)接收信号：,CP = 1,主触发器接收输入信号,主触发器跟随D变化,(2) 输出信号：,CP = 0,主触发器保持不变；,从触发器由CP到来之前的 QnM 确定。,从 主,即：,下降沿时刻有效,式中的Qn+1只能取CP下降时刻输入信号D的值,3. 异步输入端的作用,

8、D 同步输入端,受时钟 CP 同步控制, 异步输入端,不受时钟 CP 控制,直 接 置 位 端,直 接 复 位 端,异 步 置 位 端,异步 复 位 端,国标符号,曾用符号,异步输入端是预置触发器初始状态，或者在工作过程中强行置位和复位用的，取值要遵守约束条件RDSD=0,二、 集成边沿D 触发器,1. CMOS 边沿 D 触发器,CC4013 (双 D 触发器),符号,引出端 功能,特性表,CP 上升沿触发RDSD=0,2. TTL 边沿 D 触发器,7474 (双 D 触发器),符号,引出端 功能,特性表, ,CP 上升沿触发，RDSD=0,3. 主要特点 CP 的上升沿(正边沿)或下降沿

9、(负边沿)触发； 抗干扰能力极强，只要在触发沿附近极短时间内，加在D端的输入信号保持稳定，触发器就能可靠接收，其他时间里的输入信号对触发器不起作用； 只有置 1、置 0 功能。,4.3.2 边沿 JK 触发器,一、电路组成及符号,二、工作原理,J K,冗余项,CP 下降沿有效,G1,G2,G3,二、 集成边沿 JK 触发器,1. CMOS 边沿 JK 触发器,CC4027,国 标 符 号,曾 用 符 号,引出端功能,特 性 表,2. TTL 边沿 JK 触发器,CP 下降沿触发,异步复位端 RD、异步置位端 SD 均为低电平有效,74LS112 (双 JK 触发器),3. 波形图,设输出端 初

10、态为 0,Q,三. 边沿JK触发器的主要特点, CP 的上升沿或下降沿触发；, 抗干扰能力极强，工作速度很高，在触发沿瞬间，按 的规定更新状态，其他时间JK不起作用；,功能齐全(保持、置 1、置 0、翻转)，使用方便。,4.3.3 边沿触发器功能分类、功能表示方法及转换,一、边沿触发器功能分类,定义,在CP作用下，J、K取值不同时， 具有保持、置0、 置1、翻转功能的电路，都叫做JK型时钟触发器。,1. JK 型触发器,符号,特性表,Q n,0,1,保持,置0,置1,翻转,特性方程,CP下降沿 时刻有效,按电路逻辑功能的不同，分为JK、D、T和T等几种，而且称为时钟触发器,2. D 型触发器,

11、符号,特性表,特性方程,CP 上升沿 时刻有效,置 0,置 1,定义,在CP作用下，D 取值不同时， 具有置0、置1 功能的电路，都叫做 D 型时钟触发器。,3. T 型触发器,保持,翻转,CP 下降沿时刻有效,4. T 型触发器,翻转,CP 下降沿时刻有效,在CP作用下，当T = 0时保持状态不变，T =1 时状态 翻转的电路，叫T 型时钟触发器。若令JK触发器的J=K=T，即成T触发器。,每来一个CP就翻转一次的电路叫T 型时钟触发器.,二、边沿触发器逻辑功能表示方法,1. 特性表、卡诺图、特性方程,特性表、卡诺图、特性方程、状态图和时序图。,(1) 特性表(真值表),用表格的形式描述触发

12、器的逻辑功能，具体直观表现次态输出与输入及现态的逻辑关系，CP当成控制信号可不列入。,(2) 卡诺图,D 触发器：,单变量的函数，其卡诺图无意义。,JK 触发器：,(3) 特性方程,D 触发器：,JK 触发器：,卡诺图能直观表达构成次态的各个最小项在逻辑上的相邻性。,特性方程用逻辑表达式的形式概括而抽象地描述触发器的逻辑功能。,2. 状态图和时序图,(1)状态图,D 触发器：,D = 0,D = 1,D = 1,D = 0,JK 触发器:,J = 0 K = ,J = 1， K = ,J = K= 0,J = ， K = 1,触发器的状态转换关系及转换条件用几何图形表示，十分清晰，便于查看,(

13、2) 时序图,D 触发器：,反映了CP、输入信号取值和触发器状态在时间上的对应关系的工作波形图。,CP 上升 沿触发,JK 触发器：,CP 下降 沿触发,特点： 形象地反映了触发器的动态特性； 十分具体的表述了CP的控制或触发作用； 现态和次态的时间界限特别明确； 画时序图比较麻烦，要求严格。,三、边沿触发器逻辑功能表示方法间的转换,1.特性表 卡诺图、特性方程、状态图和时序图,0,1,0,0,1,1,1,0,(1) 特性表 卡诺图、状态图,(2) 特性表 特性方程,向时序图的转换(略),2. 状态图 特性表、卡诺图、特性方程和时序图,0 0 0 0,0 1,0 1,0,1,0 0,0,0,1

14、 1,1,1,1 0,1,0,状态图 时序图,例 4.3.1 已知 CP、J、K 波形，画输出波形。 假设初始状态为 0。,J K,1 0,0 1,1 1,0 0,0 0,Q,0,1,0,0,1,1,4.4 触发器的电气特性,4.4.1 静态特性,一、CMOS 触发器,由于 CMOS 触发器的输入、输出以 CMOS反相器 作为缓冲级，故特性与 CMOS 反相器相同，不赘述。,二、TTL 触发器,与 TTL 反相器相同，不赘述。,4.4.2 动态特性,一、输入信号的建立时间和保持时间,1. 建立时间 tset,指要求触发器输入信号 先于 CP 信号的时间。,2. 保持时间 th,指保证触发器可靠

15、翻转， CP 到来后输入信号需保持的时间。,边沿 D 触发器的 tset 和 th 均在 10 ns 左右。,二、时钟触发器的传输延迟时间,1. tPHL,为输出端由高电平变为低电平的传输延迟时间。,TTL 边沿 D 触发器7474， tPHL 40 ns。,2. tPLH,为输出端由低电平变为高电平的传输延迟时间。,7474， 25 ns。,三、时钟触发器的最高时钟频率 fmax,由于每一级门电路的传输延迟，使时钟触发器的最高工作频率受到限制。,7474， fmax 15 MHz。,第四章 小 结,一、触发器和门电路一样，也是组成数字电路的基本逻辑单元。它有两个基本特性：,1. 有两个稳定的状态（0 状态和 1 状态）。,2. 在外信号作用下，两个稳定状态可相互转换；没有外信号作用时，保持原状态不变。,因此，触发器具有记忆功能，常用来保存二进制信息。,二、触发器的逻辑功能,指触发器输出的次态 Qn+1 与输出的现态 Qn 及输入 信号之间的逻辑关系。触发器