集成电路实现策略

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1、第10章 集成电路的实现策略 集成电路设计系列 庄奕琪 主讲 1 本章概要 n概述 n全定制 n门阵列 n标准单元 n可编程器件 n小结 2 本章参考书 nJan M.Rabaey et al.，Digital Integrated Circuit：A Design Perspective，2rd Edition，Anantha Chandrakasan，Borivoje Nikolic，2003. Chapters 8。 中译本：周润德等译，数字集成电路-电路、系统与设计，电子工 业出版社，2004.10。第8章。 3 1 概述 IC的实现方式 n数字IC的实现方式 n全定制 n门阵列、标准

2、单元、宏单元 nFPGA、DSP n模拟IC的实现方式 n全定制 nIP nSoC的实现方式 nCPU/DSP/MCU+其它IP nASSP+其它IP 4 1 概述 数字IC的实现:传统方式 Custom Standard Cells Compiled Cells Ma cro Cells Cell-based Pre-diffused (Gate Arrays) Pre-wired (FPGAs) Array-based Semicustom Digital Circuit Implementation Approaches 5 1 概述 数字IC的实现:历史演变 不规则规则 手工自动 In

3、tel 4004 (71)Intel 8080Intel 8085 Intel 8286 Intel 8486 6 1 概述 能量效率与灵活性的矛盾 Energy Efficiency (in MOPS/mW) Flexibility (or application scope) 0.1-1 1-10 10-100 100-1000 None Fully flexible Somewhat flexible Hardwired custom Configurable/Parameterizable Domain-specific processor (e.g. DSP) Embedded mi

4、croprocessor 0.25um CMOS工艺 7 1 概述 如何选择数字IC的实现方法？ n性能、功耗和成本的限制 n设计的复杂性 n设计的灵活性 n可测性 n进入市场需要的时间 n市场的不确定因素，或设 计以后变更的可能性 n设计所覆盖的应用范围 n设计队伍过去的经验 8 2 全定制 概述 n人工设计：手工完成电路设计和物理设计 n计算机辅助 n版图绘制编辑 n规则验证 nDRC（设计规则验证） nERC（电连接性检查） nLVS（版图与电路一致性检验） 9 2 全定制 流程(常用软件) n电路规范定义 n电路功能设计（Composer/S-Edit） n电路性能设计(HSpice,

5、 Spectre) n版图编辑(Virtuoso/L-edit) n版图验证（Diva, Dracula） n寄生参数提取(Star-RC) n电路后仿真( Dracula) n制板数据生成(Type out) 10 2 全定制 特点 n底层最优化 n元器件最佳尺寸最优性能 n拓扑结构最佳布局最小面积 n连线最短路径最快速度 n设计成本高 n周期长 n人力投入大 n一次成功率低（人工难免出错） n设计复用性差 n自动化程度低 n电路与版图规则性差 n逻辑综合难以实现 11 n适用 n产量极大的标准电路：微处理器、存储器、通用逻辑电路等，成 本投片成本 n可复用模块：标准单元、库单元、具有重复性

6、结构的单元（如 ROM、RAM、乘法器等 n大部分模拟电路：结构复杂而无规则 n不计成本的设计：如超级计算机、巨型计算机 n反向设计的电路 n不适用 n规模很大的ASIC：人工设计需数年 n规模大、批量不大的IC：成本设计成本 n要求设计周期短、设计成本低的电路 n版图规则性差的电路：随机逻辑占50以上 2 全定制 适用电路范围 12 2 全定制 实例:微处理器 Intel 4004：全定制设计，1972年，NMOS 工艺，1000个晶体管，1MHz主频） Intel Pentium 4：半定制设计为主，最关键模块（如锁相 环、时钟缓冲器）全定制设计，2003年，0.18umCMOS工 艺，4

7、200万个晶体管，1.5GHz时钟频率 13 3 门阵列 基于单元的设计:概念 数字电路=基本逻辑单元连线 面向器件的设计面向连接的设计 全定制设计半定制设计 14 3 门阵列 基于单元的设计:好处 n提高了设计自动化水平 n有利于实现自动布线 n逻辑综合（网表版图）成为可能 n降低了研发成本 n缩短了设计周期 n降低了制造成本 n提高了设计的准确性 n设计人员可无微电子背景 n不必设计底层单元 15 3 门阵列 门阵列:概念 内部未互连的晶 体管阵列(无逻 辑功能) 内部已互连的 晶体管阵列 (NOR4) 门阵列母片 布线通道 晶体管 阵列 16 3 门阵列 门阵列:单元结构 n内连性：单元

8、内部 可通过连接形成一 定的功能 n互连性：单元之间 可互相连接，MOS 的G、S、D可双向 引出 n可重复性：规则的 矩形周期性排列 n可穿透性：与本单 元无关的引线可穿 过本单元 17 3 门阵列 门阵列:单元类型 n4管单元：适于构造2输入与非门及或非门 n6管单元：适于构造3输入与非门、2输入与 门、或门 n8、10、16管单元：适于构造更复杂的门 n共栅：NMOS与PMOS之G相连，规 范 n不共栅：NMOS与PMOS之G不相连 ，灵活性大 共栅单元 不共栅单元 18 3 门阵列 门阵列:宏单元 n宏单元：定义好连接关系的门阵列单元内连线 n宏单元库：标准逻辑门内连线，配套工艺参数

9、n类型：与非门、或非门、异或门，D触发器，多路选择器，加法器、乘法 器、计数器、移位寄存器 n优化：单元数（减少面积、连线长度），尽量共栅、共源/共漏（并联器 件）、共源漏（串联器件）、减少隔离区），单元内部布线优化（合理走 线、开孔） 反相器3输入与非门16输入与非门异或门D触发器 4管单元数121149 6管单元数11839 19 3 门阵列 门阵列:布线通道 n固定门阵列与优化门阵列（单元行与布线通道宽度不一样，根据 电路而定） n单层布线（金属水平、多晶硅垂直），多层布线（一层水平，一 层垂直），不能跨层搭接 n电源线和地线必须用金属引线，不允许交叉跨越（金属引线和多 晶硅允许交叉跨越

10、） nPAD必须有电源线和地线到达 20 3 门阵列 门阵列:地线与电源线 21 3 门阵列 门阵列:母片 金属互连线 晶体管阵列 预留走线通道 22 3 门阵列 门阵列:优点 n设计周期短：只需选择宏单元、设计连线，一般可缩短到1/2，工 艺改变或单元结构需要变化时，只需作较少的修改，顶层代码仍 然可用 n投片成本低：母片通用，可大批量生产，成本下降至1/41/8 n易于实现设计自动化：结构简单，单元规则，对单元库和EDA工 具要求较低 适用：设计周期要求紧、成本低、批量不大、设计验证 23 3 门阵列 门阵列:缺点 n芯片面积大 n有效利用率低：小规模8090，大规模4060 n母片门数实

11、际需要门数：目前母片可达几百万门 n布线通道面积实际需要布线面积：而且难以优化，通常布线容量为16根 或8根 n宏单元中有冗余管：如6管单元做2输入与非门，就有2个管子冗余 n单元晶体管面积固定：通常按所需最大面积来设计，接触孔数固定，无法 根据具体需要优化 nPad数选择受限制 n不适于内部单元少pad多之电路 n不适于内部单元多Pad少之电路 n底层优化程度低 n所有门均是用同种尺寸的晶体管构成，而且是最大面积，无法在尺寸上进 行优化，导致延迟、负载能力等方面无法达到最佳 24 3 门阵列 门海:概念 Gate Arrays（有布线通道) Sea of Gates（无布线通道) 25 n母

12、片 n全为不共栅2管单元（p管链 n管链） n逻辑、隔离、布线均用此单 元 n布线通道 n利用多层布线区布线 n无专门通道，单元外连线在 无用的有效器件区（不开引 线孔及通孔）上进行 3 门阵列 门海:构成 26 3 门阵列 门海:特点 n优点：走线区域、连线孔可编程，无无用的基本单元，设计灵活 性加大，管子的利用率提高，连线的布通率提高，芯片面积减少 n缺点：仍有布线通道，布线通道只能是基本单元高度内所含通道 数的整数倍，这往往使增加的通道数超过实际的需要，造成面积 浪费；布线通道下的晶体管不能再用来实现逻辑，因此门的利用 率仍不很高。 27 3 门阵列 门海与门阵列的比较 门阵列 门海 2

13、8 3 门阵列 隔离方式 场氧隔离栅隔离 29 3 门阵列 基本逻辑门的构造 30 3 门阵列 实例:门阵列基本单元 n采用栅隔离 n宽度为1条布线宽度，高度 为21条布线宽度 n含1个pFET和1个nFET n预设了所有可能接触的位 置 31 3 门阵列 实例:门阵列实现的触发器 栅隔离门阵列基本单元触发器版图 32 随机逻辑 存储器 子系统 LSI Logic LEA300K (0.6 mm CMOS ，30万门) 3 门阵列 实例:门海电路 33 metal-5 metal-6 programmable via Via programmable gate array (VPGA) 3 门

14、阵列 通孔可编程门阵列 34 4 标准单元 全定制与门阵列的比较 n比较1 n全定制：芯片面积利用率极高，但版图的规则性差，只能以 手工设计为主 n门阵列：基本单元、布线通道规则性极强，易于自动布线（ 无需布局），但冗余晶体管或冗余区域太多，使芯片面积过 大 n比较2 n全局优化：逻辑单元之外的优化，门阵列占优 n局部优化：逻辑单元之内的优化，全定制占优 标准单元与宏单元：希望能对全定制和门阵列取长补短 35 4 标准单元 基于标准单元的芯片构成 标准单元：等高不等宽 Pad：可多可少布线通道：可宽可窄 36 电源线 pFET 布线通道 nFET 地线 4 标准单元 标准单元内部构成 n阱 37 4 标准单元 双阵列 标准单元阵列1 标准单元阵列2 信号总线 电源线及地线 38 4 标准单元 描述方式 电路描述 掩膜版图 逻辑符号 拓扑版图 39 4 标准单元 特点 n优点 n面积利用率高：可90%，单元类型、数目、布线通道、Pad 数可按需选用，无冗余 n可保证100的布通率 n可与全定制单元结合使用 n性能优化程度介于全定制和门阵列之间 n缺点 n投片成本较高，生产周期较长（全套掩膜