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1、1 1 作业：两周内交齐作业：两周内交齐 l l作业：作业： 第三章：第三章：3.9, 3.10, 3.11, 3.14, 3.15, 3.163.9, 3.10, 3.11, 3.14, 3.15, 3.16。 第四章：第四章：4.3, 4.6, 4.18, 4.204.3, 4.6, 4.18, 4.20 2 2 第二章第二章 组合逻辑电路组合逻辑电路 3.1 引言 3.2 门电路 3.3 常用的中规模组合逻辑电路 3.4 运算器与ALU 3.5 组合逻辑电路中的竞争与冒险问题 3 3 3.3.1 3.3.1 译码器译码器(1)(1) 3.3.1 3.3.1 译码器译码器 3.3.3 3.
2、3.3 编码器编码器 3.3.2 3.3.2 数据选择器数据选择器 3.3.4 3.3.4 数据比较器数据比较器 3.3.5 3.3.5 运算器（算数逻辑单元运算器（算数逻辑单元 ALUALU） 3.3.6 3.3.6 奇偶校验器奇偶校验器 4 4 3.3.1 3.3.1 译码器（译码器（2 2） l l译码器的功能分类：译码器的功能分类： 变量译码器：用来表示输入变量状态的全部组合 N位输入，2N输出， 常见的集成化译码器有2-4、3-8、4-16 码制译码器：如8421码变换为循环码等 显示译码器：控制数码管显示 5 5 3.3.1 3.3.1 译码器（译码器（3 3） l l2-42-4
3、译码器译码器 （步骤一）（步骤一）定义：24译码器是指2输入4输出的变 量译码器。2输入,4输出.对应输入的每一种组合，唯 一只有一个输出为“0”. 真值表 1 1 1 01 1 1 0 1 1 1 1 1 1 0 11 1 0 1 0 1 0 1 1 0 1 11 0 1 1 1 0 1 0 0 1 1 10 1 1 1 0 0 0 0 Y Y 0 0 Y Y 1 1 Y Y 2 2 Y Y3 3 A B A B 输输 入入输输 出出 6 6 3.3.1 3.3.1 译码器（译码器（4 4） l l2-42-4译码器译码器 （步骤二）（步骤二）根据真值表写出输出表达式根据真值表写出输出表达式
4、 真值表 1 1 1 01 1 1 0 1 1 1 1 1 1 0 11 1 0 1 0 1 0 1 1 0 1 11 0 1 1 1 0 1 0 0 1 1 10 1 1 1 0 0 0 0 Y Y 0 0 Y Y 1 1 Y Y 2 2 Y Y3 3 A B A B 输输 入入输输 出出 只用与非门实现 Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 A B 逻辑示意图 输出表达式 7 7 3.3.1 3.3.1 译码器（译码器（5 5） 输出表达式 A B Y0 Y1 Y2 Y3有没有什么问题？ l l2-42-4译码器译码器 （步骤三）（步骤三）按照输出表达式画出逻辑图 8 8
5、 3.3.1 3.3.1 译码器（译码器（5 5续）续） A B Y0 Y1 Y2 Y3 问题：一个输入 有3个负载！ 9 9 3.3.1 3.3.1 译码器（译码器（6 6） l l2-42-4译码器译码器 （步骤四）检查可能出现的问题，并修正设计（步骤四）检查可能出现的问题，并修正设计 集成电路的设计原则：一个输入只能按照一个输入负集成电路的设计原则：一个输入只能按照一个输入负 载计算。载计算。 Y0 Y1 Y2 Y3 解决办法：增加 一级输入缓冲 A B A B 1010 3.3.1 3.3.1 译码器（译码器（7 7） 输入缓冲部分使得对外负 载只有一个，减轻上一级 电路的负担。 A
6、B Y0 Y1 Y2 Y3 输入缓冲电路译码逻辑电路 l l2-42-4译码器译码器 集成电路由两部分组成：集成电路由两部分组成：输入缓冲部分和译码部分。 1111 3.3.1 3.3.1 译码器（译码器（8 8） l l画逻辑图要求：画逻辑图要求： 逻辑图要美观，可读性要好逻辑图要美观，可读性要好 l l具体注意几个问题：具体注意几个问题： 逻辑图中逻辑门逻辑图中逻辑门( (或逻辑器件或逻辑器件) )布局要合理，逻辑性强布局要合理，逻辑性强 逻辑图中的连线布局合理，无连接交叉点要少逻辑图中的连线布局合理，无连接交叉点要少 相接连线的交叉点要画上连接符相接连线的交叉点要画上连接符 1212 3
7、.3.1 3.3.1 译码器（译码器（9 9） CPU D0D31 A0 A1译码器 A0 A1 外设0 D0D31CS 外设1 D0D31CS 外设2 D0D31CS 外设3 D0D31CS Y0Y1Y2Y3 A0=0，A1=0时，外设0工作 A0=1，A1=0时，外设1工作 A0=0，A1=1时，外设2工作 A0=1，A1=1时，外设3工作 A0=0，A1=0时，Y0=0，Y1,Y2,Y3=1 A0=1，A1=0时，Y1=0，Y0,Y2,Y3=1 A0=0，A1=1时，Y2=0，Y0,Y1,Y3=1 A0=1，A1=1时，Y3=0，Y0,Y1,Y2=1 功能 级设 计要 求： 信号 级设
8、计要 求： l l2-42-4译码器的应用举例译码器的应用举例 1313 3.3.1 3.3.1 译码器（译码器（1010） l l由于由于2 24 4译码器的译码器的4 4个输出是个输出是2 2输入的逻辑输入的逻辑 组合，任何一种组合都会有一个输出有效组合，任何一种组合都会有一个输出有效 l l要使所有输出无效（输出为高），就需要要使所有输出无效（输出为高），就需要 增加附加逻辑增加附加逻辑使能（使能（Enable)Enable) 1414 3.3.1 3.3.1 译码器（译码器（1111） l l有使能端有使能端 的的2-42-4译码器译码器 在普通的24译码器中设置使能端（Enable）
9、 功能表 1 1 1 01 1 1 00 1 10 1 1 1 1 0 11 1 0 10 0 10 0 1 1 0 1 11 0 1 10 1 00 1 0 0 1 1 10 1 1 10 0 00 0 0 1 1 1 11 1 1 11 X X1 X X Y Y 0 0 Y Y 1 1 Y Y 2 2 Y Y3 3 A B A B 当 0，译码器使能 当 1，译码器禁止 1515 Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 A B 逻辑示意图 3.3.1 3.3.1 译码器（译码器（1212） 功能表 1 1 1 01 1 1 00 1 10 1 1 1 1 0 11 1 0
10、10 0 10 0 1 1 0 1 11 0 1 10 1 00 1 0 0 1 1 10 1 1 10 0 00 0 0 1 1 1 11 1 1 11 X X1 X X Y Y 0 0 Y Y 1 1 Y Y 2 2 Y Y3 3 A B A B l l有使能端有使能端 的的2-42-4译码器译码器 1616 3.3.1 3.3.1 译码器（译码器（1313） A B Y0 Y1 Y2 Y3 l l有使能端有使能端 的的2-42-4译码器译码器 根据表达式画出逻辑图根据表达式画出逻辑图 1717 3.3.1 3.3.1 译码器（译码器（1414） l l译码器使能端译码器使能端E E的作用
11、的作用 在集成电路中增加控制使能在集成电路中增加控制使能(Enable)(Enable)端端 ，是电路设，是电路设 计中常用的技术，使得集成电路更加灵活、可靠。计中常用的技术，使得集成电路更加灵活、可靠。 灵活：用于扩展灵活：用于扩展 可靠：用于选通可靠：用于选通 1818 3.3.1 3.3.1 译码器（译码器（1515） 高位输入C用作选片，A 、B用于选中片内译码。 C1选中片II 。 l l译码器使能端译码器使能端 的作用的作用 用作扩展（作用一）用作扩展（作用一）: :用两 片2-4译码器组成3-8译码 器 Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 A B I Y Y0
12、 0 Y Y1 1 Y Y2 2 Y Y3 3 A B II C0选中片I， A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1919 3.3.1 3.3.1 译码器（译码器（1616） l用两片2-4译码器组成3-8译码器的真值表 Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 A B I Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 A B II A B C Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 真 值 表 0 1 1 1 1 1 1 10 1 1 1 1 1 1 1 0 0 0 0 0 0 Y Y0 0 Y Y1 1 Y Y2 2 Y Y3 3 Y
13、 Y 4 4 Y Y5 5 Y Y6 6 Y Y7 7 A B C A B C 输输 入入输输 出出 1 0 1 1 1 1 1 11 0 1 1 1 1 1 1 1 0 0 1 0 0 0 1 0 0 1 0 1 1 0 1 1 0 1 1 0 1 1 1 1 11 1 0 1 1 1 1 1 1 1 1 0 1 1 1 11 1 1 0 1 1 1 1 1 1 1 1 1 0 1 11 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 0 11 1 1 1 1 1 0 1 0 1 1 0 1 1 1 1 1 1 1 11 1 1 1 1 1 1 01 1 1 1
14、1 1 1 0 0 0 1 0 0 11 1 1 1 0 1 1 11 1 1 1 0 1 1 1 2020 3.3.1 3.3.1 译码器（译码器（1717） l用24译码器构成416译码器 需要使用5片24译码器 2121 3.3.1 3.3.1 译码器（译码器（1818） Y Y 0 0 Y Y1 1Y Y2 2 Y Y3 3 A B Y Y0 0 Y Y1 1Y Y2 2 Y Y3 3 A B I Y Y0 0 Y Y1 1Y Y2 2 Y Y3 3 A B II Y Y0 0 Y Y1 1Y Y2 2 Y Y3 3 A B III Y Y0 0 Y Y1 1Y Y2 2 Y Y3 3
15、 A B IV Y0Y3Y4Y7Y8Y11Y12Y15 A B C D “0” 2222 3.3.1 3.3.1 译码器（译码器（1919） l l 用作选通（作用二）用作选通（作用二） 为什么需要选通？ 针对门电路的传输延迟造成的竞争、冒险问题提出的 。 2323 l门电路的传输延迟造成会竞争、冒险 二输入AND门的输入为A和 时, 滞后于A ，则Y会 出现尖峰信号（与非门上升沿有尖峰） 3.3.1 3.3.1 译码器（译码器（2020） AY 理想情况： 实际情况： A Y 负向尖峰 2424 3.3.1 3.3.1 译码器（译码器（2121） l门电路的传输延迟造成会竞争、冒险 二输入OR门的输入为A和 时,
