09信息、通信-VHDL实验指导书

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1、数字系统设计指导书实验1 组合电路的设计实验目的：熟悉 Quartus的VHDL文本设计流程全过程，学习简单组合电路的设计、多层次电路设计、仿真和硬件测试。实验内容1：首先利用Quartus完成2选1多路选择器的文本编辑输入(mux21a.vhd)和仿真测试等步骤，给出图3-3所示的仿真波形。最后在实验系统上进行硬件测试，验证本项设计的功能。实验内容2：将此多路选择器看成是一个元件mux21a，利用元件例化语句描述，并将此文件放在同一目录中。实验任务3：引脚锁定以及硬件下载测试。建议选实验电路模式5，用键1(PIO0)控制s0；用键2(PIO1)控制s1；a3、a2和a1分别接clock5、c

2、lock0和clock2；输出信号outy仍接扬声器spker。通过短路帽选择clock0接256Hz信号，clock5接1024Hz，clock2接8Hz信号。最后进行编译、下载和硬件测试实验（通过选择键1、键2，控制s0、s1，可使扬声器输出不同音调）。程序:ENTITY mux21a IS PORT (a, b, s: IN BIT;Y: OUT BIT);END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a, b, s)BEGIN IF s=0 THEN y=a; ELSE y=b;END IF;END PRO

3、CESS;END ARCHITECTURE one;图1 仿真时序图图2 RTL仿真电路图由时序图可以看出,其功能是符合要求的。实验小结:第一次上vhdl实验,开始时操作不熟悉,浪费了很多的时间,还是在同学的帮助下.才勉强完成实验，通过这次实验,我学会了Quartus的VHDL文本设计流程的基本过程,了解简单组合电路和多层次电路的设计，仿真和硬件测试。初步了解了Quartus的使用.但是还不熟练。实验2 时序电路的设计实验目的：熟悉Quartus的VHDL文本设计过程，学习简单时序电路的设计、仿真和测试。实验任务1：设计触发器(使用例3-6)，给出程序设计、软件编译、仿真分析、硬件测试及详细实

4、验过程。实验任务2：设计锁存器(使用例3-14)，同样给出程序设计、软件编译、仿真分析、硬件测试及详细实验过程。实验任务3：只用一个1位二进制全加器为基本元件和一些辅助的时序电路，设计一个8位串行二进制全加器。提示：此加法器有并/串和串/并移位寄存器各一。实验报告：分析比较实验内容1和2的仿真和实测结果，说明这两种电路的异同点。程序LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY DFF1 ISPORT(CLK,D:IN STD_LOGIC; Q:OUT STD_LOGIC);END;ARCHITECTURE bhv OF DFF1 ISSIGNA

5、L Q1:STD_LOGIC;BEGINPROCESS (CLK,Q1)BEGINIF CLKEVENT AND CLK=1THEN Q1=D;END IF;END PROCESS;Q=Q1;END bhv;仿真时序图RTL仿真电路图实验小结:有了前面实验的基础，再加上自己在自己电脑上的练习，对vhdl软件渐渐熟悉，也渐渐的掌握其语言，所以总的来说本次试验做得比较轻松，终于能脱离同学独立完成了，自己也感到很高兴。当然度与一些复杂的功能及操作还掌握的不是很好，我会继续努力争取做到更好。!实验3 七段数码显示译码器设计实验目的：学习7段数码显示译码器设计；学习VHDL的CASE语句应用及多层次设计

6、方法。实验原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA/CPLD中来实现。例4-6作为7段译码器，输出信号LED7S的7位分别接如图8-49数码管的7个段，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段：g、f、e、d、c、b、a分别接1、1、0、1、1、0、1；接有高电平的段发亮，于是数码管显示“5”。注意，这里没有考虑表示小数点的发光管，如果要考虑，需要增加段h，

7、例3-29中的LED7S:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)应改为. (7 DOWNTO 0) 。实验任务1：说明例4-6中各语句的含义，以及该例的整体功能。在QuartusII上对该例进行编辑、编译、综合、适配、仿真，给出其所有信号的时序仿真波形。提示：用输入总线的方式给出输入信号仿真数据，仿真波形示例图如图4-88所示。实验任务2：引脚锁定及硬件测试。建议选GW48系统的实验电路模式6，用数码8显示译码输出(PIO46-PIO40)，键8、键7、键6和键5四位控制输入，硬件验证译码器的工作性能。实验任务3：用第3章介绍的例化语句，按图4-90的方式连接成顶层设

8、计电路（用VHDL表述），图中的CNT4B是一个4位二进制加法计数器，可以由例3-22修改获得；模块DECL7S即为例4-6实体元件，重复以上实验过程。对于引脚锁定和实验，建议选电路模式6，用数码8显示译码输出，用键3作为时钟输入(每按2次键为1个时钟脉冲)，或直接接时钟信号clock0。仿真时序图：RTL仿真电路图：实验小结: 本次试验主要涉及QuartusII及其LPM_ROM与FPGA硬件资源的使用方法及 7段数码显示译码器设计，学习VHDL的CASE语句应用及多层次设计方法。在几次轻松完成实验后，今天的实验又做得不轻松，实验过程中遇到很多问题，最好在老师的帮助下，才完成了实验。也让我认识到自己能力的不足，需要突破的方向，今后我会朝着这个方向继续努力，争取做到更好。