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1、EDA设计实验报告多功能数字钟设计学院：自动化学号：0810190145姓名：张骞指导老师：谭雪琴完成时间：2011年5月15日多功能数字钟设计摘要：利用QuartusII软件采用模块化设计方法设计一个数字钟。通过原理图输入进行设计，取代VHDL语言设计。软件仿真调试成功后编译下载至可编程实验系统SmartSOPC中进行硬件测试。实现并充分领略硬件设计软件化的精髓。关键字：软件; 数字钟; 模块化; VHDL;Abstract:Using the QuartusII software design a digital bell with the blocking method.The desi
2、gn takes theory drawing instead of VHDL language.After emluating and debuging successfully,translate and edit the code.Then,download the result to the programmable SmartSOPC system and test it in hardware.Realizing the soul of designing hardware by software.Keywords:software; digital bell; blocking
3、method; VHDL目 录一、设计内容简介2二、设计要求2三、方案论证（整体电路设计原理）3四、脉冲和计时电路51.脉冲产生电路52.计时电路8 五、外围子模块电路12 5.1 显示电路125.2 保持电路155.3清零电路155.4校分电路165.5 校时电路165.6整点报时电路165.7闹钟设定电路 175.8音乐产生电路195.9 译码电路215.10 闹钟报时电路 23 5.11 闹钟关闭原理电路24 5.12 电路总图 25六、实验中遇到问题及解决方法26七、实验心得26八、参考文献28 1、 设计内容 设计一个数字钟，可以完成00:00:00到23:59:59的计时功能，并在
4、控制电路的作用下具有保持、清零、快速校时、快速校分、整点报时等功能。我们设计的电路在具有基本功能的基础上，增加了下列功能：整点报时、闹钟设置、彩铃和星期显示调节功能。2、 设计要求2.0 基本要求1、能进行正常的时、分、秒计时功能；2、分别由六个数码管显示时分秒的计时；3、K1是系统的使能开关（K1=0正常工作，K1=1时钟保持不变）；4、K2是系统的清零开关（K2=0正常工作，K2=1时钟的分、秒全清零）；5、K3是系统的校分开关（K3=0正常工作，K3=1时可以快速校分）；6、K4是系统的校时开关（K4=0正常工作，K4=1时可以快速校时）；2.1 提高部分要求1、使时钟具有整点报时功能（
5、当时钟计到5953”时开始报时，在5953”, 5955”,5957”时报时频率为512Hz，5959”时报时频率为1KHz）；2、闹表设定功能； 三、方案论证本实验在实现实验基本功能的基础上，加入了整点报时、闹钟设置、彩铃和星期显示调节功能。图1为实验功能方框图： 图1 实验方框图数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为48MHZ，通过分频获得所需脉冲频率（1Hz,1KHz,2KHz）。为产生秒位，设计一个模60计数器，对1HZ的脉冲进行秒计数，产生秒位；为产生分位，通过秒位的进位产生分计数脉冲，分位也由模
6、60计数器构成；为产生时位，用一个模24计数器对分位的进位脉冲进行计数。整个数字计时器的计数部分共包括六位：时十位、时个位、分十位、分个位、秒十位和秒个位。显示功能是通过数选器、译码器、码转换器和7段显示管实现的。因为实验中只用一个译码显示单元，7个7段码（6个用于显示时分秒，一个显示星期），所以通过4个7选一MUX和一个3-8译码器配合，根据计数器的信号进行数码管的动态显示。清零功能是通过控制计数器清零端的电平高低来实现的。只需使清零开关按下时各计数器的清零端均可靠接入有效电平（本实验中是低电平），而清零开关断开时各清零端均接入无效电平即可。校分校时功能由防抖动开关、逻辑门电路实现。其基本原
7、理是通过逻辑门电路控制分计数器的计数脉冲，当校分校时开关断开时，计数脉冲由低位计数器提供；当按下校分校时开通时，既可以手动触发出发式开关给进位脉冲，也可以有恒定的1Hz脉冲提供恒定的进位信号，计数器在此脉冲驱动下可快速计数。为实现可靠调时，采用防抖动开关（由D触发器实现）克服开关接通或断开过程中产生的一串脉冲式振动。保持功能是通过逻辑门控制秒计数器输入端的1Hz脉冲实现的。正常情况下，开关不影响脉冲输入即秒正常计数，当按下开关后，使脉冲无法进入计数端，从而实现计时保持功能。整点报时功能可以通过组合逻辑电路实现。当计数器的各位呈现特定的电平时，可以选通特定的与门和或门，将指定的频率信号送入蜂鸣器
8、中，实现在规定的时刻以指定频率发音报时。闹钟设定功能。闹钟只设定时和分，基本模块与正常计时电路里的校时校分电路相同。本实验中为节省按键，闹钟时间调节键复用正常调时的校时校分开关，为使设定闹铃与正常计时中调节时间按键互不影响，额外用一个闹钟使能键，按下该键后进入闹钟设定界面，此时校时校分开关用于调节闹钟时间，对正常计时没有影响，且此时7段显示码显示的是闹钟时间；恢复使能键后校分校时键用于对数字钟进行时间调节，对设定的闹钟时间没有影响。音乐产生电路。本实验中音乐是欢乐颂的前半部分，共32个节拍，5个音频。32个5个音频的频率由分频器产生，32个节拍需按照顺序产生，且要能够循环。因此用译码器循环按序
9、选取音频，所以需要一个模5循环计数器和一个5-32译码器。译码选中位与所需的音频相与之后送入蜂鸣器产生音乐效果。闹钟报时功能。在计时电路走到设定的时间时闹铃报时功能会被启动，通过与音乐产生电路进行逻辑组合，使得在达到闹铃时，发出音乐声。闹铃关闭功能。考虑到实际情况，希望闹铃声可以被关闭，同时在关闭闹铃键恢复后，闹铃不再响，但是在下一次闹铃时间来临时闹铃可以继续工作。实验中实现此功能的需要一个触发器来实现。星期设定电路功能。星期显示功能由模7计数器构成，16时为顺序计数，星期日显示为8，即从6跳过7直接进入8，然后再由8进入1。由此可见，需要设定这样一个计数器：在一次循环计数过程中，要有两次置位
10、，且两次所置数有所不同。四、基本计时电路子模块的设计原理1、脉冲发生电路（分频电路）脉冲发生电路将实验箱48MHz的频率分频成1Hz（供系统时钟），2Hz（快速校分、校时）以及1KHz和500KHz（供闹钟电路）。此外，报时音乐电路的闹铃音乐也需要各种频率的脉冲，将在音乐电路中讨论。模块封装：内部电路：由内部电路可知，分频电路由2分频电路、24分频电路、1000分频电路构成，其中24分频电路由3分频电路和3个2分频电路组成的8分频电路构成。以下分别讨论：1.1 2分频电路（1）模块封装：（2）内部电路：2分频电路可以由多种方法实现,此处使用D触发器实现2分频。（3）仿真波形：1.2 3分频电路
11、（1）模块封装：（2）内部电路：3分频电路可以由多种方法实现,此处使用74160组成模3计数器实现3分频。74160由Rco给置数信号，置数0111，即7，计数7,8,9。（3）仿真波形：1.3 24分频电路（1）模块封装：（2）内部电路：24分频电路由3分频电路与8分频电路组成,其中8分频由3个2分频电路组成，在此不再讨论。（3）仿真波形：1.4 1000分频电路（1）模块封装：（2）内部电路：1000分频电路由3个模10计数器组成,其中模10计数器由74160组成，在模1000计数器末端加了一些门电路，使得输出为,即当模10计数为0000，0001,0010,0011,0100时输出为1，
12、其他输出为0，即04为1，59为0，从而实现1:1占空比。（3）仿真波形：2、计时电路时钟能够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要对秒进位信号进行计数从而产生分，对分进位信号进行计数产生时信号。秒和分均为60进制，时为24进制，所以需要有模60和模24计数器。计时电路示意如下：1Hz秒个位秒十位分个位分十位时个位时十位图15 计时电路示意图模60计数器由两个74160构成，考虑用74160而不用74161的原因是74160为8421BCD方式计数，将计数信号送进7447后可以直接驱动数码管显示，而不像74161还要经过码转换处理。另外，因为显示秒和分时都要显示十位和个位，
13、所以两个计数器构成模60的时候要考虑到分别显示的问题，即让一个用于作为十位，一个作为个位。电路图如下：图16 模60计数器电路图图中，前一个74160为个位，后一个为十位，每当个位计数到1001时，由0变为1，将十位的置位，十位的74160计1，当十位的计数到5（0101），个位的计数到9（1001）时，正好是60，此时置位两个计数器，重新由0开始，这样就完成了模60计数。74160置位端低电平有效，因此将59时个位的,十位的,与非之后送给。在059之间时，=1，无效；59时，=0，计数器将被置位为0.模60封装成模块如下图：图17 模60计数器封装图说明：CP：计数脉冲输入； RD：清零输入，低电平有效； CO：进位输出端，进位输出为0，正常输出时状态为1 TH：十位输出，TH3,TH2,TH1,TH0. TL：个位输出，TL3,TL2,TL
