异步时序电路中的亚稳态设计与分析

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1、上海交通大学 硕士学位论文 异步时序电路中的亚稳态设计与分析 姓名：万敏 申请学位级别：硕士 专业：软件工程（集成电路） 指导教师：谢憬;全南一 20080312 上海交通大学工程硕士学位论文 1 异步时序电路中的亚稳态设计与分析 摘 要 在现代 IC、 ASIC 以及 FPGA 设计中， 许多软件程序可以帮助工 程师建立几百万门的电路，但这些程序都无法解决信号同步问题。设计 者需要了解可靠的设计技巧，以减少电路在跨时钟域通信时的故障风 险。设计数字电路时同步是非常重要的，特别当要输入一个信号到一个 同步电路中，但是该信号由另一个时钟驱动时，这是要在接口处采取一 些措施，使输入的异步信号同步化

2、，否则电路将无法正常工作，因为输 入端很可能出现亚稳态（Meta- stability） ，导致采样错误。本文对亚稳态 的起因、危害、对可靠性的影响和消除仿真做一些介绍与分析，提供了 解决亚稳态问题的解决方案，并以UART为例验证其可行性。 关键词： 异步时钟，亚稳态，异步串行接口，FIFO 上海交通大学工程硕士学位论文 2 THE ANALYSE AND DESIGN ABOUT META- STABILITY IN ASYNCHRONOUS TIMING CIRCUITS ABSTRACT In many designs of IC, ASIC, FPGA, more software c

3、an help engineers to build several million gates circuit, but all the programs can t solve the problem of signals synchronization. The designers need know more reliable design skills in order to decrease the risk of multiple clock domains. It s very important to synchronize the signals when design d

4、igital circuits, especially input a signal through a different clock domain. The asynchronous input signal must be synchronized, otherwise the circuit will not be able to work normally, and it will lead to meta- stability and wrong sampling. This paper makes some analyses on meta- stability for its

5、cause and harm. The paper also provides a new method to solve the problem of meta- stability and manage to verify the method with UART model. KEY WORDS: Asynchronous Clock, Meta- stability, UART, FIFO 上海交通大学工程硕士学位论文 5 第 一 章 绪 论 1 . 1 引言 在一般的A S I C 教程中，大家接触的大都是同步时序的设计，即单时钟的设计。但 是在实际的工程中，纯粹单时钟设计的情况很少

6、，特别是在设计模块与外围芯片的 通信中，跨时钟域的情况经常不可避免。 T r e c o v e r y ( r e c o v e r y t i m e ) 指的是原本有效的异步复位信号释放（对低电平有效 的复位来说就是上跳沿）与紧跟其后的第一个时钟有效沿之间所必须的最小时间。 T r e m o v a l ( r e m o v a l t i m e ) 指的是时钟有效沿与紧跟其后的原本有效的异步复位信号 变得无效之间所必须的最小时间。如果异步复位信号的上升沿（以低电平有效为例） 落在T r e c o v e r y 与T r e m o v a l 的窗口之内，触发器的输出端的值

7、将是不确定的，可能是 高电平，可能是低电平，可能处于高低电平之间，也可能处于震荡状态），并且在 未知的时刻会固定到高电平或低电平。这种状态就称为亚稳态。反映到仿真模型中， 输出端的值是不定态X 。T c l k - q 是触发器时钟端到Q 端的延时，T m e t 是保证亚稳态不 传播到下一级所允许的亚稳态持续的最大时间。 在同步复位的电路中，不存在上述问题。而在异步电路中，因为外部的复位信号 和内部的时钟之间是毫无时间关系的，因此T r e c o v e r y / T r e m o v a l 冲突是必然的，亚 稳态必定会发生。当一个信号被寄存器锁存时，如果数据信号和时钟之间不满足 T

8、 s e t u p / T h o l d 时间，输出端也会出现亚稳态， 亚稳态对电路的逻辑功能的影响是明显的。亚稳态对电路还有物理上的影响。在 C M O S 的工艺中，晶体管只有在输出翻转时才会处于导通状态，有较大的导通电流， 在输入稳定在高电平或低电平时，晶体管是不导通的，此时只有很小的漏电流。因 为亚稳态的电平可能处于高低电平之间，因此会使得后一级的晶体管处于导通状态， 消耗大量能量。 1 . 2 概述 本文分析亚稳态的形成原因，并提供了解决亚稳态的又一方法。与传统的解决 亚稳态的方法相比能够减少一部分的逻辑，尤其是在异步输入输出信号数量繁多的 情况下更能体现其设计的巧妙，并且用异步

9、串行接口设计来验证其可行性。 上海交通大学工程硕士学位论文 6 第 二 章 异步电路设计概述 2 . 1 异步设计概述 异步时序设计指的是在设计中有两个或两个以上的时钟, 且时钟之间是同频不 同相或不同频率的关系。而异步时序设计的关键就是把数据或控制信号正确地进行 跨时钟域传输。 分析异步时序逻辑电路的过程与分析同步时序逻辑电路的过程基本上是相同的。 但在异步时序电路分析中，要注意每个触发器的时钟输入并不都接时钟脉冲源，因 此在表示电路的状态方程时，应写出时钟输入方程，此状态方程所表示的逻辑功能 只有在它的输入触发信号到来时才成立。 由于同步时序逻辑电路的每个状态都是稳定状态，而电平异步时序逻

10、辑电路 有不稳定状态。因此，其分析和设计方法也有较大的差异。 同步电路就是在统一的时钟沿的触发下工作的电路， 而所谓异步电路应该是指不 同触发器的触发沿来自不同的信号。 同步，这个复位信号只有在上升延到来才有效； 异步，只要复位为 1 就有效。 电平异步时序逻辑电路包含有稳定状态和不稳定状态，电路从一个稳定状态 转换到另一个稳定状态，有时中间要经过一个甚至几个不稳定的过渡状态。由于这 一特点，导致了设计电平异步时序逻辑电路时，重点注意解决的三个特殊问题。 1 . 在建立原始状态表时，先确定各种输入下的稳态，然后确定不同稳态之间转换时 的过渡状状态，最后作相应的修正； 2 . 因为最简状态表中存

11、在不稳定状态，因而在两个状态转换过程中会出“竞争”现 象, 其结果有可能造成误动作。要注意在状态编码时保证不能出现误动作的竞争现 象； 3 . 在设计电平异步时序逻辑电路中的组合电路时，必须注意消除“冒险”现象。因 为冒险现象会造成错误转换。稳定状态与不稳定状态的概念：由于电平异步时序逻 辑电路没有时钟脉冲同步，所以，它的输入状态和二次状态只要有一个发生变化， 电路就可能从一种状态转换到另一种状态。在输入状态不变的情况下，若激励状态 和二次状态相同，则称为稳定状态。这时，反馈至输入的状态变量不会改变输入状 态组合。它能长期保持稳定状态。只有当输入的状态发生变化时，才能使电路再次 离开稳定状态。

12、在输入状态不变的情况下，若激励状态和二次状态不同，则称为不 稳定状态。此时，由于反馈到输入的状态变量和原来的状态不同， 电路就输出新的 上海交通大学工程硕士学位论文 7 状态，如此循环下去，直到处于某个稳定状态为止。不稳定状态是一种暂态或是过 渡状态。 总的来说，异步就相当于一个理想开关。只要电平发生跳动就会出现某些事情， 同步则要等到下一个时钟延到来的时候才会起作用。举例来说，如果你的控制信号 以异步方式工作，出现毛刺的话就会发生你不想发生的事情，如果是同步的话，则 可以解决这一点。 同步和异步的区别就是在于他们的稳定性和速度不一样。对于同步来说他们是 同时触发, 不仅仅是速度快而且稳定性很

13、高。对于异步来说, 由于不是同时触发的, 稳定性也不能够保证. 对于设计者来说考虑的比较多, 但是仿真的时候很容易出错。 同步旨在沿触发， 未必各个模块必须共用一个时钟源， 也可以通过某种控制 （比 如采用最小公倍数来触发）来实现同步。异步旨在电平触发，解放了时钟的严格限 制，但带来的是稳定性差，不易控制，无时钟或多时钟不同步即异步。 异步电路主要是组合逻辑电路，用于产生地址译码器、F I F O 或 R A M 的读写控制 信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻 是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时 刻允许一个输入发生变化

14、，以避免输入信号之间造成的竞争冒险。电路的稳定需要 有可靠的建立时间和保持时间，待下面介绍。 同步电路是由时序电路( 寄存器和各种触发器) 和组合逻辑电路构成的电路，其 所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟 C L K ，而 所有的状态变化都是在时钟的上升沿( 或下降沿) 完成的。比如触发器，当上升延 到来时，寄存器把 D 端的电平传到 Q 输出端。在同步电路设计中一般采用 D 触发器， 异步电路设计中一般采用 L a t c h 。 尽管设计工程师偏好同步电路，但如果一个系统中存在多个时钟，要确保时钟 边界的设计成功，设计工程师就必须遵循重要原则：不要同时对一个以

15、上的并行触 发器中的异步输入进行同步处理。由于在同步触发器窗口建立期间异步输入经常会 改变，而且给定的两个触发器不可能完全一致( 即便在同一芯片内的触发器) 。这样 迟早会出现这样的情况：当一个时钟沿来临时，一个触发器输入被当成“1 ”，而另 一个触发器被当成“0 ”。这种反常的情形会引起很多麻烦，因而需要将设计改为只 使用一个时钟同步触发器。 然而，即使采用单个同步触发器也会出现逻辑异常现象，出现这种情形的可能 性很小，但的确存在，因为当触发器的主锁存器接收的信号进入平稳状态前，异步 输入在极短的建立时间窗口内发生改变，这样触发器就会进入亚稳态。触发器即使 上海交通大学工程硕士学位论文 8

16、图 2- 1 亚稳态属性 Vin Vout 进入亚稳态状态，也会很快进入稳态。只要触发器有几纳秒的建立时间，设计工程 师就能解决这个亚稳态问题。因为输入数据中时序不一致，所以采用何种方式让触 发器稳定并不重要。亚稳态问题并非指输出结果数据的不确定性，而是指输出变化 的时序不确定性。 2 . 2 亚稳态定义 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。 当一个触发 器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在 某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于 振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下 去。 亚稳态这个点并不是真正的稳定，因为随机的噪声会驱使工作在亚稳态点的电 路转移到一个稳定的工作点去，正如山顶的球一样。双稳态电路在不确定进入某一 种状态之前，可能会在亚稳态停留一段不可预测的时间。 1 . 亚稳态的属性 ( 1 ) 它对应着一个无效的逻辑电平设备 的转换阈值； ( 2 ) 处于一种不稳定的平衡，很小的波动就 会导致它加速向稳定的状态0 或者1 方向变 化；