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1、第六章 采用中、大规模集成电路的 逻辑设计 主要内容:主要介绍常用中规模集成电路的逻辑功能和和应用领域。要求了解常用中、大规模集成逻辑电路的原理、结构，掌握其功能、特点和应用；了解半导体存储器的特点、工作原理和使用方法；了解可编程逻辑器件的基本知识。,6.1 二进制并行加法器 6.2 数值比较器 6.3 译码器 6.4 多路选择器 6.5 计数器 6.6 寄存器 6.7 只读存储器 6.8 6.11,章节内容安排,概述,集成电路由SSI发展到MSI、LSI和VLSI，使单个芯片 容纳的逻辑功能越来越强。 一般来说，在SSI中仅是基本器件(如逻辑门或触发器)的集成，在MSI中已是逻辑部件(如译码
2、器、寄存器等)的集成，而在LSI和VLSI中则是一个数字子系统或整个数字系统(如微处理器)的集成。 采用中、大规模集成电路组成数字系统具有体积小、功耗低、可靠性高等优点，且易于设计、调试和维护。,门电路的集成,概述,集成电路(Integrated Circuit)就是将所有的元件和连线都制作在同一块半导体基片(芯片)上。集成电路分模拟和数字两大类。 在数字集成逻辑电路中，常以“门”为最小单位。按其“集成度”（一定大小的芯片上所含门的数量多少）分成：,小规模集成电路(SSI)，一块芯片上含150个门。 中规模集成电路(MSI),逻辑部件集成，含50100个门。 大规模集成电路(LSI),一块芯片
3、上含10010000个门。 超大规模集成电路(VLSI),一块芯片上含104106个门。,6.1 二进制并行加法器 6.2 数值比较器 6.3 译码器 6.4 多路选择器 6.5 计数器 6.6 寄存器 6.7 只读存储器,章节内容安排,概述,6.1 二进制并行加法器,常用中规模组合逻辑电路,使用最广泛的中规模组合逻辑集成电路有二进制并行加法器、译码器、编码器、多路选择器和多路分配器等。,对于这些集成电路，主要是掌握它的外部功能，以便设计成其它逻辑电路。对内部逻辑电路只作一般了解。,二进制并行加法器,6.1 二进制并行加法器,一、定义,二进制并行加法器：是一种能并行产生两个二进制数算术和的组合
4、逻辑部件,实现多位二进制数加法运算的电路。,按其进位方式的不同，可分为串行进位二进制并行加法器和超前进位二进制并行加法器两种类型。,二、类型及典型产品,6.1 二进制并行加法器,三、加法器回顾,6.1 二进制并行加法器,三、加法器回顾,图 全加器逻辑符号 (b) 国标符号； (c) 惯用符号,1串行进位二进制并行加法器：由全加器级联构成，高位的进位输出依赖于低位的进位输入。典型芯片有四位二进制并行加法器74283。,串行进位二进制并行加法器的特点： 被加数和加数的各位能同时并行到达各位的输入端，而各位全加器的进位输入则是按照由低位向高位逐级串行传递的，各进位形成一个进位链。 由于每一位相加的和
5、都与本位进位输入有关，所以，最高位必须等到各低位全部相加完成并送来进位信号之后才能产生运算结果。显然，这种加法器运算速度较慢，而且位数越多，速度就越低。,超前进位加法器的提出：,如何提高加法器的运算速度？必须设法减小或去除由于进位信号逐级传送所花费的时间，使各位的进位直接由加数和被加数来决定，而不需依赖低位进位。根据这一思想设计的加法器称为超前进位(又称先行进位)二进制并行加法器。,超前并行加法器构成思想如下：,由全加器的结构可知，第i位全加器的进位输出函数表达式为,令式中 （进位传递函数） （进位产生函数） 则有,i,i,i,G,B,A,i,i,i,P,B,A,当 i=1、2、3、4时，可得
6、到4位并行加法器各位的进位输出函数表达式为：,由于C1C4是Pi、Gi和C0的函数，即 Ci=f(Pi,Gi,C0),而Pi、Gi又是 Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1C4。通常将根据Pi、Gi和C0形成C1C4的逻辑电路称为超前进位发生器。,四位加法器的逻辑符号,C3,C0,进位,（四）集成加法器的应用,1加法器级联实现四位二进制数串行加法运算,0,四位超前进位加法器74283,图中: A3、A2、A1 、A0 - 二进制被加数； B3、B2、B1 、B0 - 二进制加数； S3、S2、S1 、S0 - 相加产生的和数； C0 - 来自低位的进位输入；
7、 C4 - 向高位的进位输出。,例6.1 用四位二进制加法器74283设计一个四位加法/减法器。,设计思路：两数做加法时， 信号直接加到引脚； 做减法时,先把减数 连同符号位按位求反，同时从低位来的进位端置1，即变成补码信号后再加到引脚，把减法转化为加法。,例6.1 用四位二进制加法器74283设计一个四位加法/减法器。,设计方法： 在加数的每个引脚端前接一个异或门输出端，异或门的两个输入端一个接加数或减数的输入信号，另一个接加、减法控制信号，低位来的进位端连接控制端。 当控制端信号为1时，输入信号通过异或门后变反，故作减法运算；当控制端信号为0时，输入信号通过异或门后不变，故作加法运算。,例
8、6.1 用四位二进制加法器74283设计一个四位加法/减法器。,解：根据问题要求，设减法采用补码运算，并令 A = a4a3a2a1 - 为被加数(或被减数)； B = b4b3b2b1 - 为加数(或减数)； S = s4s3s2s1 - 为和数(或差数)； M- 为功能选择变量.当M=0时，执行A+B；当M=1时，执行A-B。,例6.1 用四位二进制加法器74283设计一个四位加法/减法器。,由运算法则可归纳出电路功能为： 当M=0时，执行 a4a3a2a1 + b4b3b2b1 + 0 (A+B) 当M=1时，执行 a4a3a2a1 + + 1 (A-B),具体实现： 将4位二进制数 a
9、4a3a2a1 直接加到并行加法器的 A4A3A2A1 输入端，4位二进制数 b4b3b2b1 分别和M异或后加到并行加法器的 B4B3B2B1 输入端。并将M同时加到并行加法器的 C0 端。使之 当M=0时，Ai=ai ,Bi=bi , C0=0，加法器实现a4a3a2a1 + b4b3b2b1 + 0 (即A+B)； 当M=1时,Ai=ai ,Bi= , C0=1，加法器实现 a4a3a2a1+ + 1（即A-B）。,现给定功能的逻辑电路图如下图所示。,74283,例6.2 用四位二进制加法器74283设计一个将8421BCD码转换成余3码的代码转换电路。,设计思路和方法：余3码是从842
10、1BCD码加3后实现的，故在被加数端接入8421BCD码信号后，可直接在加数信号输入端接0011信号即可。这时和数输出端就输出余3码。 注意：从低位来的进位端应置0，不能悬空(因悬空的效果是高电平1)。 逻辑电路图见P183图6.4。,例3 用一个4位二进制并行加法器和六个与门设计一个乘法器，实现AB,其中 A = a3a2a1 , B = b2b1,解 根据乘数和被乘数的取值范围，可知乘积范围处在021之间。故该电路应有5个输出，设输出用Z5Z4Z3Z2Z1表示，两数相乘求积的过程如下：,因为： 1位二进制数乘法 法则和逻辑“与”运算法 则相同，“积”项aibj(I =1，2，3；j=1，2
11、)可用 两输入与门实现。 对部分积求和可用并行加法器实现。 所以：该乘法运算电路可由6个两输入与门和1个4位二进制并行加法器构成。逻辑电路图如右图所示。,例6.4 用四位二进制加法器74283设计一个8421BCD码十进制加法器。,设计方法：应用两块74283，第一块用于输入两个8421BCD码信号，因它输出的和数不一定是8421BCD码，故需要一个组合电路来判断和数是否要进行加6修正。修正控制信号C为1时表示需要加6修正。这就需将第一块的输出端接到第二块的被加数输入端，而第二块的加数输入端最高位和最低位接0，其余两位接修正控制信号。这样，当修正控制信号为0时或为1时，第二块的输出端输出的都是
12、8421BCD码。,根据P184的表6.1所示的“用8421BCD码表示的十进制数的加法运算规律”可得修正控制C的逻辑函数5变量的卡诺图,于是可得：,所设计的逻辑电路图见P184图6.5。,四位加法器的逻辑符号,C3,C0,进位,（四）集成加法器的应用,1加法器级联实现四位二进制数串行加法运算,0,余3码,2实现余3码到8421BCD码的转换,CO,CI,0,3的补码等于减3,8421BCD码,3构成一位8421BCD码十进制加法器,8421BCD码,和数 8421BCD码,B0 B1 B2 B3,74283,A0 A1 A2 A3,S0 S1 S2 S3,6.1 二进制并行加法器 6.2 数
13、值比较器 6.3 译码器 6.4 多路选择器 6.5 计数器 6.6 寄存器 6.7 只读存储器,章节内容安排,数值比较器,6.2 数值比较器,一、定义,数值比较器就是对两数、进行比较，以判断其大小的逻辑电路。比较结果有、以及三种情况。,在比较两个多位数的大小时，必须自高而低地逐位比较，而且在高位相等时，才需要比较低位。,二、比较方法,6.2、数值比较器,功能：能对两个相同位数的二进制数进行比较的逻辑电路。,（一） 数值比较器的基本概念及工作原理,11位数值比较器,2. 多位比较器,在比较两个多位数的大小时，自高向低地逐位比较，只能在高位相等时，才需要比较低位。,1,&,1,A,&,1,B,2
14、. 多位比较器,（二） 集成数值比较器,7485数值比较器,6.2 数值比较器,：有8个数据输入端; ：三个级联输入端； (IAB、IAB、FAB、FA=B)输出高电平有效。,7485数值比较器的真值表,集成数值比较器的应用,（1）单片应用 一片7485可以对两个4位二进制数进行比较，此时级联输入端IAB、IAB、IA=B应分别接0、0、1。当参与比较的二进制数少于4位时，高位多余输入端可同时接0或1。,（2）数值比较器的位数扩展。 （a）串联扩展方式，8位二进制比较如图所示。,原则上讲，按照上述级联方式可以扩展成任何位数的二进制数比较器。 缺点及改进？,（b）并联扩展方式。 采用并联方式用5
15、片7485组成的16位二进制数比较器。,方法：将16位按高低位次序分成4组，每组用1片7485进行比较，各组的比较是并行的。将每组的比较结果再经1片7485进行比较后得出比较结果。这样总的传递时间为两倍的7485的延迟时间。若用串联方式，则需要4倍的7485的延迟时间。,图：并联扩展方式,6.1 二进制并行加法器 6.2 数值比较器 6.3 译码器 6.4 多路选择器 6.5 计数器 6.6 寄存器 6.7 只读存储器,章节内容安排,（特定含义：规则、顺序）,二进制代码,某种代码,译 码,编 码,译码器,编码器,6.3 译码器,概述,补充：编码器,6.3 译码器,1. 编码器,用二进制代码表示文字、符号或者数码等特定对象的过程，称为编码。实现编码的逻辑电路，称为编码器。,目前经常使用的编码器有普通编码器和优先编码器两种。 若编码状态数为2n，编码输出位数为n，则称之为二进制编码器。,（1） 普通编码器8线-3线编码器,（1） 普通编码器8线-3线编码器,2. 译码器,译码： 编码的逆过程，将编码时赋予代码的特定含义“翻译”出来。 译码器： 实现译码功能的电路。,输入为 n位二进制代码，输出为2n个状态，则称之为二进制译码器。,（1
