组成原理--存储系统

《组成原理--存储系统》由会员分享，可在线阅读，更多相关《组成原理--存储系统（129页珍藏版）》请在金锄头文库上搜索。

1、复习,浮点加减运算： 比较阶码大小并完成对阶：小阶向大阶看齐； 尾数进行加或减运算：与定点加减法运算完全一样； 结果规格化：向左规格化、向右规格化； 舍入处理：0舍1入法、恒置1法； 溢出处理：判断阶码的溢出。,复习,浮点乘除运算 浮点乘法运算: 乘积的尾数是相乘两数的尾数之积; 乘积的阶码是相乘两数的阶码之和。 浮点除法运算： 商的尾数是相除两数的尾数之商; 商的阶码是相除两数的阶码之差。,流水线原理：线性流水线的加速比 流水线浮点加法器,1、存储系统的分类、分级结构和技术指标； 2、SRAM、DRAM、EPROM、闪速存储器芯片的结构、工作原理及扩充容量方法； 3、双端口存储器、多模块交叉

2、存储器、相联存储器； 4、cache存储器基本原理及其管理；,第三章 存储系统,3.1.1 存储器分类,存储器：用来存储程序和数据的记忆设备。 存储介质：具有两种明显区别且稳定的物理状态，在外界的作用下，能够相互转化；一种稳定状态表示“0”，则另一种状态表示“1”。目前主要采用半导体器件和磁性材料。 存储位或存储元：最小的存储单位一位二进制代码 存储单元：由若干个存储元组成。,3.1 存储器概述,存储器分类：,光存储器,3.1.2 存储器的分级结构,对存储器要求：容量大、速度快、成本低。 多级存储器体系结构：高速缓冲存储器、主存储器和外存储器；,按CPU是否可直接访问，存储器分为,TTL门电路

3、（Transistor Transistor Logic）由双极性晶体管组成的集成门电路，其输入级和输出极均采用了三极管，称为晶体管晶体管逻辑门电路。 TTL存取速度快，集成度较低，功耗较大，成本较高，适于cache。 MOS电路（Metal Oxide Semiconductor）金属性氧化物半导体电路，由MOS管（单极性场效应管）组成的集成门电路，其有三种类型：PMOS电路，NMOS电路，CMOS电路。 MOS集成度高，功耗较低，价格便宜，适于主存。,高速缓冲存储器：又称“cache”，由TTL半导体材料组成。存取时间为几ns到十几ns，容量在几KB到几百KB。存放当前正在执行程序的部分程

4、序或数据。,CMOS电路（Complementary Metal Oxide Semiconductor）它是由PMOS和NMOS管组成的互补电路，其突出特点是功耗小，抗干扰能力强，稳定性好，速度快，但工艺较复杂。,小容量、快速存储器 位于CPU和内存之间，属于CPU 可放在CPU内部，也可作为单独的模块,主存储器：简称“主存”，由MOS半导体存储器组成，存放处于活动状态的程序和有关数据。包括OS的常驻部分和当前在运行的程序和要处理的数据。容量在几百KB到几百MB，存取时间为几十到几百ns。,外存储器：简称“外存”，大容量辅助存储器；磁表面存储器或光盘存储器；存放需联机保存但暂时不需要的程序和

5、数据。容量从几十MB到几百GB，甚至更大。存取速度为若干ms。,其他功能的存储器：如微程序控制器的控存、在显示和印刷输出设备中的字库和数据缓冲存储器。,3.1.3 主存储器的技术指标,主要性能指标：存储容量、存取时间、存储周期和存储器带宽。,字存储单元（存放一个机器字的存储单元），相应地址为字地址 字节存储单元（存放一个字节的存储单元），相应地址为字节地址,按字寻址的计算机：计算机中可编址的最小单位是机器字 按字节寻址的计算机：计算机中可编址的最小单位是字节,存储容量：存储器中可容纳的存储单元总数； 单位：B(Byte), KB, MB, GB, TB, PB。 存取时间：又称访问时间，从启动

6、一次存储器操作到 完成该操作所经历的时间。 存储周期：连续两次启动同一存储器操作需要的最小时间间隔。,存储器带宽：单位时间存储器所存取的信息量； 度量单位：位/秒、字节/秒； 可靠性：在规定的时间内，存储器无故障的概率。 用平均无故障时间MTBF 功耗与集成度：耗电的多少；单个芯片存储容量； 性能/价格比：衡量存储器经济性能好坏的综合性指标。 性能包括前述的各项指标。,0,4,2k-4,0,4,2k-4,例如：某计算机机器字长为32位=48位=4字节,把一个字中地址为xx00的字节放在字中最小有效位上，称 “小端” 排序；放在最大有效位上则为“大端”排序。,3.2 SRAM 存储器,RAM(R

7、andom Access Memory)：存储单元的内容可随机读写。 优点：存取速度快、体积小、可靠性高、价格低廉。 缺点：断电后信息即丢失。,3.2.1 SRAM（Static RAM）存储器,1、基本存储元 存储器的核心和基础，用来存储一位二进制信息0或1。 以六管SRAM存储元为例解释工作原理，它是由两个MOS反相器交叉耦合而成的触发器，用来存储一位二进制代码。,RAM,SRAM 静态MOS存储器,DRAM动态MOS存储器,MOS管的相关介绍,MOS管截止：若栅极和源极之间的电压为零，即VGS=0，则在漏极和源极之间有一个非常大的内阻，相当于不导通，处于断开状态；,MOS管导通：若使VG

8、S大于某一正电压（约2V），则MOS管导通，漏极和源极之间处于连通状态。,写操作： 写入“1”时，使高、低电位分别加到A、B两端，T1截止、 T2导通；地址线上无信号时， T5、T6、T7、T8都截止，T1、T2保持状态不变，通过反相器使状态更加稳定。 写“0 ”的情况完全类似。 读操作： 地址信息到达时，使T5、T6、T7、T8导通，存储元的信息被送到I/O与I/O线上， I/O与I/O线接上一个差动读出放大器，从其电流方向，可以得出所存信息是“1”或“0”。也可I/O或I/O一端接到外部，看其有无电流通过，得出所存信息。,扩充：存储芯片规格的表示,在很多内存产品介绍文档中，都会用MW的方式

9、来表示芯片的容量。 M是该芯片中存储单元的总数，单位是兆（英文简写M，精确值是1048576，而不是1000000）。 W代表每个存储单元的容量，也就是SDRAM芯片的位宽（Width），单位是bit。,图3.2 基本的静态存储元阵列,2、基本的静态存储元阵列 （1）存储位元 （2）三组信号线 地址线 数据线 行线 列线 控制线 地址译码器：行线,26=64,644=256 存储位元,4位数据线,3.2.2 SRAM存储器组成 由存储体、地址译码电路、读写电路和控制电路等组成。,存储体：存储单元的集合。通常把各个字的同一位组织在一个集成片中，同一位的这些字通常排成矩阵形式。,地址译码器：把用二

10、进制代码表示的地址转换成输出端的高电位，用来驱动相应的读写电路，以便选择所要访问的存储单元。 地址译码器的输入信息来自CPU的地址寄存器（AR）。,单译码结构：地址译码器只有一个，译码器输出为字选线,双译码结构：两个地址译码器，可减少选择线条数,地址译码的两种方式：,驱动器：一条X选择线要控制挂其上所有存储元电路， 其所带的电容负载很大，为此需加驱动器。,I/O电路：处于数据总线和被选用的单元之间，用于控 制被选中的单元读出或写入，并具有放大信 息作用。,片选与读/写控制电路：当需要大容量的存储器时，需把存储器片按照一定方式连接而成。在地址选择时，首先要选片，此片所连接的地址线才有效。通常用地

11、址译码器的输出和一些控制信号来形成片选信息。,输出驱动电路：为扩展存储器容量，需将几个芯片的数 据线并联使用，这同样需要驱动电路。,基本的SRAM逻辑结构,SRAM芯片大多采用双译码方式，以便组织更大的存储容量。 采用了二级译码：将地址分成x向、y向两部分如图所示。,存储体（2561288）,存储阵列为三维结构，即256行128列8位 通常把各个字的同一位集成在一个芯片（32K1）中，32K位排成256128的矩阵。8个片子就可以构成32KB。,地址译码器,采用双译码的方式（减少选择线的数目）。,A0A7为行地址译码线,A8A14为列地址译码线,读与写的互锁逻辑 控制信号中CS是片选信号，CS

12、有效时（低电平），门G1、G2均被打开。 OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。 写操作时，WE=0，门G1开启，门G2关闭。,注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。,读周期: 读周期与读出时间是两个不同的概念。读出时间是从给出有效地址到外部数据总线上稳定地出现所读出的数据信息所经历的时间。读周期时间则是存储片进行两次连续读操作时所必须间隔的时间，它总是大于或等于读出时间。,tA,tRC,3.2.3 存储器的读写周期,tWC,tW,写周期：实现写操作，要求CS和WE同时有效

13、，有效期间地址和数据信号不能变化；为了保证CS和WE变为无效前能把数据可靠的写入，数据必须提前一段时间在数据总线上稳定存在；而在WE变为高电平后再经过一段时间地址信号才允许改变。,二者之间传递的信息有：地址、数据、控制信息。 存储容量扩充的方法： 位扩展法：只加大字长，而存储器的字数与存储器芯片 字数一致，即字变长，字数不变。数据线条 数增加，地址线条数不变。 字扩展法：字数变多，字长不变，地址线增加，数据线不 变； 芯片的地址线、数据线、读写控制线并 联，由片选信号区分各片地址。 字位同时扩展法：需要容量MN存储器，使用的芯片为 l k，则需要芯片个数为（M/l）（N/k）,3.2.4 存储

14、器与CPU连接,A12,D7,D0,A0,例：用16K 1位的SRAM芯片构成64K 4位的存储器。要求： （1）总共需要多少片SRAM芯片？地址线共需多少位？其中多少位用来进行芯片选择？ （2）画出该芯片组成的存储器逻辑框图。,答：（1）共需16片SRAM，地址线需要16位，其中2位进行选片 （2）,某计算机字长32位，其存储容量为4MB，若按字编址，它的寻址范围是_。 1M B. 4MB C. 4M D. 1MB 半字 字节 双字,复习,存储器的分类 存储器的分级结构： 高速缓冲存储器、主存储器、外存储器 SRAM存储器： 六管静态存储元 SRAM存储器组成：存储体、地址译码电路、读写电路

15、和控制电路 SRAM的读写周期 存储器与CPU连接： 位扩展法、字扩展法、字位同时扩展法,3.3 DRAM存储器,1、四管动态存储元,写操作： 在I/O与I/O加相反电平，将信息送至A，B端，存储在T1，T2管的栅极电容上，在一定时间可保持写入的信息。 读操作：读出时先给出预充信号，使位线上的电容充电达到电源电压。当地址信息到达时，充电的电容通过导通的管自泄漏电荷，另一端通过充电的电容对没有泄漏的管子充电，从而可以读出信息，同时对存储的信息刷新。读出过程同时是刷新过程。 刷新操作：存储的信息电荷会泄漏，时间一长就丢失信息。为此必须按照一定的规律不断给工作管充电，补足栅极信息电荷。在刷新操作中的

16、“读”称为“假读”。,利用电容存储电荷原理，把管子数目再次减少，仅用一个电容C存储信息，使用一个管子T1选择即可。 四管和单管存储元电路比较： 四管电路：管子多，占用的芯片面积大，集成度低。 外围电路简单，刷新不需要另加外部逻辑。 单管电路：管子少，集成度高。 需高鉴别力的放大器配合工作，外围电路复杂。,2、单管动态存储元,3、DRAM存储芯片实例（1M4位的DRAM）,需20根地址线，但其用10根地址线的分时复用来传递20位地址信息，需要内部提供地址锁存器。,10位行地址线亦用于刷新地址，实现一行一行的刷新。 当某一行被选中时，则这一行的存储元都被选通到读出放大器，在那里被鉴别且锁存和重写。但列译码器只选通1024个放大器中的一个。 数据的输出和输入端是分开的，且有各自的锁存器。 读周期：行地址必须在RAS之前有效，列地址必须在CAS之前有效。由于地址锁存器，所以在列地址保持后，读写周期完成之前，外界的地址总线可改变。 写周期：