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1、计算机组成原理总复习,1、计算机的性能指标 基本字长、存储容量、运算速度、 数据传输率,2、信息的表示 数据信息的表示、指令信息的表示,主要内容：,3、CPU,（1）逻辑组成,寄存器传送级：,微操作控制级：,各类指令的流程,微命令序列,寄存器、ALU设置，数据通路结构,（2）工作机制,指令的执行过程,4、常用运算方法规则,原码、补码一位乘法，原码、补码不恢复余数除法，浮点运算法,（1）基本概念,（2）半导体存储器的逻辑设计,芯片地址分配、片选逻辑、框图,5、存储器,6、总线,（1）基本概念,（2）系统总线：信号组成，时序控制方式,7、接口,（1）I/O传送的控制机制,中断：基本概念、中断控制器
2、与接口、中断过程,（2）接口设计,接口组成、拟定命令字和状态字格式、扩展中断源,8、常用外设原理,（1）CRT显示器：VRAM与屏幕显示的对应关系（VRAM内容和容量、地址组织、信息转换、同步计数器的设置）,DMA：基本概念、DMA控制器与接口、 DMA过程,（2）键盘：硬件扫描、软件扫描原理,（3）磁盘：信息分布与寻址信息、调用过程（DMA方式）、速度指标和容量指标,第一部分 CPU组织,1.1 性能指标,1、存储容量 注意地址位数与主存容量的对应关系。,2、运算速度 （1） CPU时钟周期 CPU完成一步操作所需时间（ns）。,（2） CPU时钟频率（MHz、GHz） 即CPU主频，等于每
3、秒时钟周期数。 （3）CPI 每条指令时钟周期数。 CPI=程序所需时钟周期数程序所含指令数 （4） CPU执行时间 执行一段程序所用CPU时间。 =CPU时钟周期CPU时钟周期数 （5）每秒平均执行的指令条数（MIPS每秒百万条指令）,MIPS=程序所含指令数程序执行时间 =主频CPI （6）每秒执行的浮点指令数（MFLOPS） MFLOPS=程序所含浮点操作次数程序执行时间,（7）外频 CPU外部的时钟频率（系统时钟频率）,总线位数总线时钟频率 8总线周期时钟数,注意总线时钟频率与总线频率的区别： 总线时钟频率：总线每秒的时钟数。 总线频率：总线每秒的传送次数（每秒 总线周期数）。,总线带
4、宽=,3、数据传输率,（B/S）,总线单位时间传送的数据量,（字节数/总线周期总线周期数/秒）,1.2 数据信息的表示,表示数据的大小：,二进制、八进制、十六进制、二-十进制,表示数据的符号：,原码、补码、反码,表示小数点：,定点、浮点,1、 定点表示法,无符号数,定点整数,定点小数,00000000 11111111,（0） （255）,（-127） （127）,（-128） （127）,-(1-2-7) (1-2-7),（-1） (1-2-7),类型,阶码,尾数,阶符,数符,R：阶码底，隐含约定。,E：阶码，为定点整数，补码或移码表示。 其位数决定数值范围；,阶符表示数的大小。,M：尾数，
5、为定点小数，原码或补码表示。 其位数决定数的精度；,数符表示数的正负。,尾数规格化：1/2 M 1,最高有效位绝对值为1,2、 浮点表示法,（1）格式,例、十进制数5的短实数IEEE754代码为（ ）。 01000000101000000000000000000000,B. 11000000101000000000000000000000,C. 01100000101000000000000000000000,D. 11000000101100000000000000000000,1.3 CPU逻辑组成（模型机）,1、CPU数据通路框图（寄存器级）,2、结构特点 （1）寄存器 独立结构,可编程
6、：R0R3、PC、SP、PSW,非编程：C、D、IR、MAR、MDR,1.4 CPU工作机制,1、基本寻址方式（模型机）,寄存器寻址 ：R 寄存器间址 ：（R）,自减型寄存器间址 ：(R)、(SP) (用于入栈操作),自增型寄存器间址 ：(R)+、(SP)+ (用于出栈操作),立即寻址 ：(PC)+ 变址：(R),相对寻址 ：(PC),2、思路,（2）分清源和目的，确定所采用的寻址方式,源在后，目的在前。,（3）按周期拟定分步流程,（1）了解指令功能，具体完成什么操作,指令流程在微操作级的具体实现。,1.4.2微命令序列,微命令设置:,（1）数据通路操作,1.4.3 微命令的产生方式,1、组合
7、逻辑控制方式,（1）基本思想,综合化简产生微命令的条件，形成相应逻辑式，用组合逻辑电路实现。执行指令时，由组合逻辑电路（微命令发生器）在相应时间发出所需微命令，控制有关操作。,（2）优缺点,（3）应用,用于高速计算机及小规模机器中。,2、微程序控制方式,（1）基本思想,注意区分：,产生微命令，控制完成机器指令功能的一步操作。,实现指令系统功能所规定的一种操作。,包含若干微指令，解释执行一条机器指令。,包含若干机器指令，完成某一特定任务。,存放微程序，位于CPU内。,存放工作程序，位于CPU外。,（2）优缺点,（3）应用,用于速度要求不是很高、功能复杂的机器中，特别适用于系列机。,1.4.4 时
8、序控制方式,掌握定义、特点、应用场合。,1、同步控制方式,（1）定义：各项操作与统一时序信号同步。,2、异步控制方式,申请并控制总线的设备。,响应主设备请求的设备。,3、同步方式在实际应用中的变化,（2）总线周期中插入延长周期。,（3）同步方式引入异步应答。,（1）不同指令安排不同时钟周期数。,（扩展同步方式）,1.4 运算方法与运算器,1.4.1 运算方法,1、原码一位乘法,2、补码一位乘法,6、浮点运算,加减法运算过程：,（1）判操作数是否为0。,（3）尾数加/减,1.5 其他基本概念,（1）溢出及判断方法、扩展操作码、地址结构、隐地址、显地址等,第二部分 存储子系统,（1）芯片数：,8片
9、,（2）存储空间安排：,任意连续区间,（3）芯片地址分配与片选逻辑：,4KB：12位地址A11A0,哪几位分配给芯片？哪几位形成片选逻辑？,芯片 芯片地址 片选逻辑,1KB 1KB 1KB 1KB,（4）逻辑图,A9 A0 A9 A0 A9 A0 A9 A0,芯片 芯片地址 片选逻辑,4KB 2KB 1KB,（4）逻辑图,A11 A0 A10 A0 A9 A0,CS0=A12 CS1=A12A11 CS2=A12A11A10,（3）芯片地址分配与片选逻辑：,7KB：13位地址A12 A0,芯片 芯片地址 片选逻辑,2KB 2KB 1KB,A10 A0 A10 A0 A9 A0,CS0=A12A
10、11 CS1=A12A11 CS2=A12A11A10,（3）芯片地址分配与片选逻辑：,5KB：13位地址A12 A0,ROM区：2KB,RAM区：3KB,（1）计算容量：,（2）芯片数： EPROM 1片、RAM 2片,A15 A13,为001,2.2 基本概念,1、存储原理,SRAM：利用双稳态触发器内部交叉反馈存储信息。,DRAM：利用电容存储电荷存储信息。,2、动态刷新,（1）定义：按所存信息定期向电容补充电荷。,（2）方式：按行读一遍。,4、高速缓存的地址映射方法,主存的每一块只能映射到Cache的固定块中。,a.直接映射,b. 全相联映射,主存的每一块可以映射到Cache的任一块。
11、,c. 组相联映射,主存的每一块可以映射到Cache的多个固定块。,第三部分 I/O子系统,3.1 总线与接口的基本概念,1）CPU内总线：CPU芯片内寄存器和算逻部件之间互连的总线。,2）部件内总线：插件板内各芯片之间互连的总线。,3）系统总线：计算机系统内各功能部件之间或各插件板之间互连的总线。,4）外总线：计算机系统之间，或计算机系统与其他系统之间互连的总线。,（3）按数据传送格式分类,2）异步总线：不采用统一时钟周期划分，根据传送的实际需要决定总线周期长短，以异步应答方式控制总线传送操作。,3）扩展同步总线：以时钟周期为时序基础，允许总线周期中的时钟数可变。,(1)按数据传送格式划分,
12、(2)按时序控制方式划分,(3)按I/O传送控制方式划分,（可采用查询方式）,（可插入中断作DMA善后处理）,3.2 I/O传送控制机制,2、中断服务程序入口地址的获取,（2）非向量中断方式,将服务程序入口组织在查询程序中；CPU响应时执行查询程序，确定中断源，转入相应服务程序。,3、中断接口功能模型,4、中断全过程（主机与外设交换信息）,（2）发启动命令(送命令字)，启动设备。,（3）设备完成工作，申请中断。,（6）中断控制器送出中断号。,（9）返回原程序（返回前开中断）。,5、中断接口设计,2、 DMA控制器与接口,3、 DMA全过程,第四部分 主要I/O设备原理,4.1 磁盘,4.1.1
13、 信息分布与寻址信息,4.1.2 调用过程（DMA方式）,(1)CPU向适配器送出驱动器号、圆柱面号、磁头号、起始扇区号、扇区数等外设寻址信息；向DMA控制器送出传送方向、主存首址、交换量等信息。,(2)适配器启动寻道，并用中断方式判寻道是否正确。,(3)适配器准备好(读盘：扇区缓存满一扇区；写盘：扇区缓存空一扇区）,提出DMA请求。,(5)批量传送完毕，适配器申请中断。,(6)CPU响应，调回状态字，作善后处理。,(4)CPU响应，由DMA控制器控制总线，实现传送。,4.1.3 主要技术指标,1、容量,2、速度,4.2 CRT显示器,4.2.1 显示方式与分辨率,4.2.2 显示缓存VRAM与屏幕显示的对应关系,1、显存内容与容量计算,例、分辨率为25行80列,（2）容量,1）字符方式：一个字节单元存放一个字符编码。,基本容量= 2580=2KB,2）图形方式：一位存放一个点。,例、分辨率为640点200线,2）图形方式,4、同步控制,（1）字符方式,
