《VHDL实验半加器等等指导书》由会员分享，可在线阅读，更多相关《VHDL实验半加器等等指导书（16页珍藏版）》请在金锄头文库上搜索。
1、实验一 半加器和全加器的设计一、 实验目的1、掌握图形的设计方式；2、掌握自建元件及调用自建元件的方法；3、熟练掌握MAXPLUS II的使用。二、实验内容1、熟练软件基本操作，完成半加器和全加器的设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理1、半加器的设计半加器只考虑了两个加数本身，没有考虑由低位来的进位。半加器真值表：被加数A 加数B 和数S 进位数C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1半加器逻辑表达式：；2.全加器的设计全加器除考虑两个加数外，还考虑了低位的进位。全加器真值表： 0 0 0 0 0 0 0 1
2、1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1全加器逻辑表达式：；3、利用半加器元件完成全加器的设计（1）图形方式其中HADDER为半加器元件。四、实验步骤1、完成图形半加器设计。2、完成VHDL半加器设计与仿真（记录仿真波形）。3、完成VHDL全加器设计与仿真（记录仿真波形）。4、利用半加器元件进行图形的全加器设计。五、思考题： 1、怎样自建元件？自建元件的调用要注意什么？实验二 二位加法计数器的设计一、实验目的 1、掌握二位加法计数器的原理；2、掌握二位加法计数器的VHDL描述。3、深入理解VHDL中元件例化的
3、意义。二、实验内容1、完成带进位功能二位加法计数器的VHDL设计；2、正确设置仿真激励信号，全面检测设计逻辑；3、综合下载，进行硬件电路测试。三、实验原理1、二位加法计数器中使用了矢量类型的数据，用来表示计数的数值。2、元件的例化就是元件的调用，是层次化设计的基础。具体设计程序由学生自己完成。四、实验步骤1、了解二位加法计数器的工作原理。2、用VHDL文本方式设计二位加法计数器。3、进行二位加法计数器的设计仿真（记录仿真波形）。4、进行二位加法计数器的设计下载与测试。五、思考题 1、怎样设计“减法”计数器？2、进位信号的设置应注意什么？实验三 基于QUARTUSII图形输入电路的设计一、 实验
4、目的1、 通过一个简单的38译码器的设计,掌握组合逻辑电路的设计方法。2、 初步了解QUARTUSII原理图输入设计的全过程。3、 掌握组合逻辑电路的静态测试方法。二、 实验原理3-8译码器三输入，八输出。当输入信号按二进制方式的表示值为N时，输出端标号为N的输出端输出高电平表示有信号产生，而其它则为低电平表示无信号产生。因为三个输入端能产生的组合状态有八种，所以输出端在每种组合中仅有一位为高电平的情况下，能表示所有的输入组合。其真值表如表1-1所示输入输出ABCD7D6D5D4D3D2D1D000000000001100000000100100000010011000001000001000
5、10000101001000000110100000011110000000表1-1 三-八译码器真值表译码器不需要像编码器那样用一个输出端指示输出是否有效。但可以在输入中加入一个输出使能端，用来指示是否将当前的输入进行有效的译码，当使能端指示输入信号无效或不用对当前信号进行译码时，输出端全为高电平，表示无任何信号。本例设计中没有考虑使能输入端，自己设计时可以考虑加入使能输入端时，程序如何设计。三、 实验内容 在本实验中，用三个拨动开关来表示三八译码器的三个输入（A、B、C）；用八个LED来表示三八译码器的八个输出（D0-D7）。通过输入不同的值来观察输入的结果与三八译码器的真值表（表1-1）
6、是否一致。实验箱中的拨动开关与FPGA的接口电路如下图1-1所示，当开关闭合（拨动开关的档位在下方）时其输出为低电平，反之输出高电平。其电路与FPGA的管脚连接如表1-2所示拨动开关的输出图1-1 拨动开关与FPGA接口电路信号名称对应FPGA（EP2C35）管脚名信号说明K1E15从K1输出到FPGA的E15K2B14从K2输出到FPGA的B14K3F9从K3输出到FPGA的F9K4B15从K4输出到FPGA的B15K5A15从K5输出到FPGA的A15K6F11从K6输出到FPGA的F11K7A16从K7输出到FPGA的A16K8F13从K8输出到FPGA的F13K9F14从K8输出到FP
7、GA的F14K10A17从K8输出到FPGA的A17K11H7从K8输出到FPGA的H7K12A18从K8输出到FPGA的A18表1-2 拨动开关与FPGA管脚连接表当FPGA与其对应的端口为高电平时LED就会发光，反之LED灯灭。其与FPGA对应的管脚连接如表1-3所示。 信号名称对应FPGA（EP1C12）管脚名说明D1E9从FPGA的E9输出至D1D2A11从FPGA的A11输出至D2D3E11从FPGA的E11输出至D3D4B13从FPGA的B13输出至D4D5E14从FPGA的E14输出至D5D6A13从FPGA的A13输出至D6D7L7从FPGA的L7输出至D7D8B19从FPGA
8、的B19输出至D8D9M8从FPGA的M8输出至D9D10A19从FPGA的A19输出至D10D11M7从FPGA的M7输出至D11D12B20从FPGA的B20输出至D12表1-3 LED灯与FPGA管脚连接表四、 实验步骤下面将通过这个实验，向读者介绍QUARTUSII的项目文件的生成、编译、管脚分配以及时序仿真等的操作过程。1、建立工程文件1)选择开始程序AlteraQuartusII5.1，运行QUARTUSII软件。2)选择软件中的菜单FileNew Project Wizard，新建一个工程。3）点击图1-4中的NEXT进入工作目录，工程名的设定对话框。第一个输入框为工程目录输入框
9、，用户可以输入如e:/eda等工作路径来设定工程的目录，设定好后，所有的生成文件将放入这个工作目录。第二个输入框为工程名称输入框，第三个输入框为顶层实体名称输入框。用户可以设定如EXP1，一般情况下工程名称与实体名称相同。使用者也可以根据自已的实际情况来设定。4）点击NEXT，进入下一个设定对话框，按默认选项直接点击NEXT进行器件选择对话框。这里我们以选用Cyclone系列芯片EP2C35F484C8为例进行介绍。用户可以根据使用的不同芯片来进行设定，其方法基本一致。首先在对话框的左上方的Family下拉菜单中选取Cyclone，在中间右边的Speed grade下拉菜单中选取8，在左下方的
10、Available devices框中选取EP1C12F324C8，点击NEXT完成器件的选取，进入EDA TOOL设定界面。5）按默认选项，点击NEXT出现新建工程以前所有的设定信息，点击FINISH完成新建工程的建立。2、建立图形设计文件 1）在创建好设计工程后，选择FileNEW菜单，出现新建设计文件类型选择窗口。这里我们以建立图形设计文件为例进行说明，其它设计输入方法与之基本相同。2）在New对话框中选择Device Design Files页下的Block Diagram/Schematic File，点击OK按钮，打开图形编辑器对话框。图中标明了常用的每个按钮的功能。QUARTUS
11、II图形编辑器也称块编辑器（Block Editor），用于以原理图（Schematics）和结构图（Block Diagrams）的形式输入和编辑图形设计信息。QUARTUSII图形编辑器可以读取并编译结构图设计文件（Block Design File）和MAXPLUSII图形设计文件（Graphic Design Files），可以在QUARTUSII软件中打开图形设计文件并将其另存为结构图设计文件。在QUARTUSII图形编辑器窗口中，根据个人爱好，可以随时改变Block Editor的显示选项，如导向线和网格间距、橡皮筋功能、颜色以及基本单元和块的属性等。3）在这里以用原理图输入设计一
12、个三八译码器为例，介绍基本单元符号输入方法的步骤。在图形编辑器窗口的工件区双击鼠标的左键，或点击图中的符号工具按钮，或选择菜单EditInsert Symbol，则弹出Symbol对话框。 4）用鼠标点击单元库前面的“+”号，展开单元库，用户可以选择所需要的图元或符号，该符号则显示在右边的显示符号窗口，用户也可以在符号名称里输入你所需要的符号名称，点击OK按钮，所选择的符号将显示在图形编辑器的工作区域。5）将要选择的器件符号放置在图形编辑器的工件区域，用正交节点工具将原件边接起来，然后定义端口的名称。在这个例子里，定义三个输入为A、B、C，定义八个输出为D0、D1、D2、D3、D4、D5、D6
13、、D7。用户也可以根据自己的习惯来定义这些端口名称。6）完成图形编辑的输入之后，需要保存设计文件或重新命名设计文件。选择FileSave As项，出现对话框，选择好文件保存目录，并在文件名栏输入设计文件名。如需要将设计文件添加到当前工程中，则选择对话框下面的Add file to current project复选框，单击保存按钮即可保存文件。需要注意的是，在整个设计文件保存的过程当中，都需要遵循设计输入法的一般规则。3、对设计文件进行编译QUARTUSII编译器窗口包含了对设计文件处理的全过程。在QUARTUSII软件中选择ToolCompiler Tool菜单项，则出现QUARTUSII的编译器窗口。需要说明的是在进行设计文件的综合和分析，也可以单独打开某个分析综合过程不必进行全编译界面。当完成上述窗口的设定后，点击START按钮进行设计文件的全编译。如
