高精度 Pipeline ADC 中的电容匹配很多初学者应该都听说过：“pipeline ADC 中最初几级 MDAC 的采样电容由热噪声决定，后续 MDAC 的采样电容由匹配决定这句话其实是很有道理的，因为 Vn^2=kT/C，热噪声受限的电容值按级间增益的平方递减；而根据工艺手册，电容值的匹配精度与近似与面积呈反比，因此匹配受限的电容值按级间增益递减理论上如此，但实际情况却要复杂一些……对于第一级 MDAC，根据 kT/C= LSB^2 / 12假设为 Vpp=1.6V 的 14bit ADC，计算得到的 C 已经是 5.2pF 了但要注意这仅仅是考虑了采样电容如果要仔细的考虑之前的 T&H和 backend ADC 的噪声，以及 T&H，MDAC 都有采样相和保持相两部分噪声需要相加其实需要的采样电容值已经在 5.2pF 的基础上翻了好多倍了事实上商用 14bit ADC datasheet 上注明的输入电容一般也就在 5～6pF 的数量级，而 SNR 一般都不超过 75dB虽然输入噪声无法满足 ADC 分辨率要求，但性度方面，学术界和业界的指标都在不断刷新在业界，不使用额外的辅助、校准技术，14bit 100MSPS pipeline 的 SFDR 就可以做到大约 90dB。
除了设计，这对制作工艺来说同样是一个巨大的考验根据 smic18 工艺手册，电容的匹配精度拟合式为 sigma =79.2% / Area (um^2)Chartered18 好一点，sigma =27.8% / Area而电容值大约都是 1fF / um^2则对于典型的 MDAC1 的反馈电容 Cf=500fF，以 Chartered 为例，sigma=0.056%，即当输入信号的量化余量在 MDAC 的模拟输出端重建时，它的 INL 以 70%的概率只相当于不到 11bit 的一个 LSB 了Notice：既然 MDAC1 的重建误差只与 Cf 和对应的每一个 Cs 单元的比值有关，而与整个MDAC1 对信号的增益倍数无关，那么对于确定的工艺来说，把 MDAC 做成更高 bit 数直观上可以提升整个 ADC 的线性度P．S．：当然，个人尝试结果，实际上对于.18 的工艺，两级运放做到 3.5bit 的时候第一级的电流已经开始超过第二级的电流了，因为反馈系数掉得厉害，4.5bit 基本做不出来而对于例如 65nm 的工艺库，虽然反馈系数不成问题，但是增益下滑严重，还是没戏先贴两张图对比一下 2.5bit+2.5bit+1.5bit×7+3bit 和 3.5bit+1.5bit×8+3bit 两种 ADC 架构。
数据来自于一个 matlab 系统级模型，电容值根据分布随机生成，结构不解释回想自己的第一版 14bit 100MSPS 用的就是前面的架构（当年 3.5bit 的运放做不出来，只好退而求次），看来要悲剧了……MDAC1 为 2.5bit 的输出结果：ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.Input signal amplitude = -1.0006 dBFs @ Frequency = 12.9944 MHz.----Calculated Results----SINAD = 68.5125 dBSNR = 69.1052 dBSFDR = 82.6004 dBTHD = -77.4544 dBMDAC1 为 3.5bit 的输出结果：ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.Input signal amplitude = -1.0006 dBFs @ Frequency = 12.9944 MHz.----Calculated Results----SINAD = 73.9369 dBSNR = 74.0892 dBSFDR = 93.2041 dBTHD = -88.5641 dB在不使用校准方法的前提下，可以采取动态元件匹配（DEM）的方法来改善 SFDR（另一种改善 SFDR 的方法 Dither 由其 dither 幅度绝定基本上只能改善运放的非线性，对 DAC 失配无效）。
例如，MDAC1 中，比较器 采样电容 的对应关系使用最简单的随机桶形移位不使用桶形移位：ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.Input signal amplitude = -0.99938 dBFs @ Frequency = 12.9944 MHz.----Calculated Results----SINAD = 73.4356 dBSNR = 74.2011 dBSFDR = 87.0196 dBTHD = -81.3513 dB启用桶形移位：ADC Spec.: Resolution = 14 bits, Sampling rate = 100 Msps.Input signal amplitude = -0.99996 dBFs @ Frequency = 12.9944 MHz.----Calculated Results----SINAD = 72.0936 dBSNR = 72.2029 dBSFDR = 97.5871 dBTHD = -88.1401 dB最后在桶形移位的基础上再来点有趣的东西：如果所有的采样电容构成一个环形队列，每次 A/D 转换连接到 ref-TOP 参考电压的电容依次轮换：例如，第 1 次 A/D 转换的保持相，电容 1、2 、3 接 ref-TOP；第 2 次，电容4、5 接 ref-TOP；第 3 次，电容 6、7 、8、9、10 接 ref-TOP；第 4 次，电容 11 接 ref-TOP；第 5 次，电容 12、13、14、15 、16、1、2 接 ref-TOP；……可以看到，与不使用桶形移位相比，新的移位方法除了提升 SFDR 外，还具有噪声整形的作用，低频段噪底明显低于高频段。
为了让图像明显，特意加大了电容的失配sigma本以为是无意中发现的事情，上网搜一下论文发现其实也有人研究过了，叫做mismatch shaping看上去似乎与 sigma-delta 的 noise shaping 有点关系，不过小弟表示不理解对于一个 Nyquist ADC 来说这个特性有什么用处。