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1、1 实验二实验二组合逻辑、时序逻辑基本模块电路设计组合逻辑、时序逻辑基本模块电路设计 地地点：点：31 号 楼312 房；实验台号：实验台号：12 实验日期与时间：实验日期与时间：2017 年 11 月 24 日评评分：分： 预习检查纪录：预习检查纪录：批改教师：批改教师： 报告内容： 一、一、实验要求实验要求 完成 3-8 译码器的仿真实验设计，并且将编译好的程序生成可下载文件，将生成文 件通过 USB-blaster 为 FPGA 编程； 设计一个将系统时钟 50MHz 分频为 1Hz 的时钟的分频器，并且将编译好的程序生 成可下载文件，将生成文件通过 USB-blaster 为 FPGA
2、 编程； 按照 USB-blaster 驱动安装教程安装完 usb-blaster 驱动，并且完成下载； 会查看芯片资料，例如数据手册，进而完成实验设计； 借助 younever_v1.2 信号分配表，学会在下载编程时，正确分配引脚。 二、二、实验内容实验内容 1 3-8 译码器设计 1.1 设计要求 1) 3 个译码输入端 A、B、C ，分别对应开发板上表示为 ON DIP 的 2,3,4 2) EN 为使能端（低电平有效），对应开发板上表示为 ON DIP 的 1 管脚 3) Y 为译码输出，8 位位矢量类型。D3 至 D10 4) 输入采用电平开关，译码输出采用 LED 指示灯显示 5）
3、管脚对应见表 2 所示的信号分配表。 6）译码表如下表 1： 2 表表 1 译码表译码表 表表 2 信号分配表信号分配表 编号编号信号名信号名信号说明信号说明EP2C8Q208EP2C8Q208 150MHz主时钟Bank1_23_I 2SW0按下为低电平Bank2_208_IO 3SW1按下为低电平Bank2_198_IO 4SW2按下为低电平Bank2_201_IO 5SW3按下为低电平Bank2_199_IO 6LED0低电平点亮Bank2_207_IO 7LED1低电平点亮Bank2_203_IO 8LED2低电平点亮Bank2_206_IO 9LED3低电平点亮Bank2_205_I
4、O 10LED4低电平点亮Bank2_200_IO 11LED5低电平点亮Bank2_195_IO 3 1.2 设计思路 3 个译码输入端 A、B、C，EN 为使能端，Y0到 Y7为输出端。其中，输入和输出 的逻辑关系见表 1。整体设计见图 1。使用到 case 语句和 if 语句 图图 1 3-8 译码器输入输出框架译码器输入输出框架 1.3 VHDL 描述 用 Quartus II 9.0 设计 3-8 译码器，代码如下： - - VHDL experience2 - Quartus II version: Quartus II 9.0 - Chen Yirong - 2017.11.24
5、 - - include library LIBRARYIEEE;-IEEE Library - include package USE IEEE.std_logic_1164.ALL;-use package USE IEEE.std_logic_unsigned.all; - 4 - introduce entity ENTITY yimaqi38 IS-shiti PORT ( A,B,C,EN: IN std_logic;-A,B,C is INPUT and EN is shinengduan Y : OUT std_logic_vector (7 downto 0) ); END
6、ENTITY; - - describe architecture ARCHITECTURE yimaqi38_arch OF yimaqi38 IS-structure SIGNALABC : std_logic_vector(2 downto 0); BEGIN ABC Y Y Y Y Y Y Y Y Y = “XXXXXXXX“; end case; ELSE Y = “11111111“; END IF; 5 END PROCESS; ENDARCHITECTURE; - 1.4 仿真结果 实体电路如下图： 图图 2 译码器实体电路图译码器实体电路图 仿真波形如下图： 图图 3 3-8
7、 译码器仿真结果译码器仿真结果 2 分频器实验 2.1 设计要求 1) 将 EDA 板上的系统时钟 50MHz 分频为 1Hz 的时钟信号 2) 占空比为 50% 3) 利用流水灯点亮程序，在 EDA 板上观察效果 4) 实体命名为 clkdiv_(班级号)_(班级序号) 2.2 设计思路 设计分频器模块，其中分频采用计数器实现，它的输入输出框架见图 4。 6 图图 4 分频器输入输出框架分频器输入输出框架 分频器控制流水灯的整体框架见图 5。 图图 5 分频器控制流水灯框架分频器控制流水灯框架 2.3 VHDL 描述 用 Quartus II 9.0 设计分频器，代码如下： - - VHDL
8、 experience2 - FENPINQI - DIV 50 MHz into 1 Hz - Quartus II version: Quartus II 9.0 - Chen Yirong - 2017.11.24 - - include library LIBRARYIEEE;- IEEE Library - include package USE IEEE.std_logic_1164.ALL;- use package USE IEEE.std_logic_unsigned.all; - - introduce entity 7 ENTITY clkdiv_15dianzhuo_1
9、2 is- shiti - change n to change frequence GENERIC( n:integer :=50000000 ); - leishucanshu PORT( clk:IN std_logic; Y:OUT std_logic); END ENTITY; - - describe architecture ARCHITECTURE behav OF clkdiv_15dianzhuo_12 IS -structure SIGNAL count:integer RANGE n-1 DOWNTO 0:=n-1; - COUNTER BEGIN PROCESS(cl
10、k) BEGIN IF(rising_edge(clk) then count=n/2) then Y=0;-fenpin else Y=1; end if; if (count=0) then count=n-1; end if; END IF; END PROCESS; END behav; - 用 Quartus II 9.0 设计流水灯电路模块，代码如下： - - VHDL experience2 8 - LIUSHUIDENG - SHI XIAN LIU SHUI DENG GONG NENG - Quartus II version: Quartus II 9.0 - Chen
11、Yirong - 2017.11.24 - - include library LIBRARYIEEE;- IEEE Library - include package USE IEEE.std_logic_1164.ALL;- use package USE IEEE.std_logic_unsigned.all; - - introduce entity ENTITY liushuideng is- shiti PORT( clk,rst_n:IN std_logic; LED_OUT:OUT std_logic_vector(7 DOWNTO 0) ); END ENTITY; - -
12、describe architecture ARCHITECTURE behav OF liushuideng IS -structure SIGNAL light:std_logic_vector(7 DOWNTO 0); - COUNTER BEGIN PROCESS(clk,rst_n) BEGIN IF(rst_n=0) then light =“00000000“;- jiangeliang ELSIF(rising_edge(clk) then if(light=“11111111“) then -ru guo quan mie light =“11111110“; 9 else
13、if(light=“01111111“) then light =“11111110“; else light =light(6 DOWNTO 0) end if; end if; END IF; END PROCESS; LED_OUT = light; END behav; - 2.4 仿真结果 实体电路如下图： 图图 6 分频器和流水灯实体电路图分频器和流水灯实体电路图 完整的电路图如下图所示。 图图 7 分频器控制流水灯电路图分频器控制流水灯电路图 (a) 分频器模块分频器模块(b) 流水灯模块流水灯模块 10 分频器的仿真结果如下图： 图图 8 分频器仿真结果分频器仿真结果 由于 n=50000000，无法在 QuartusII 9.0 的仿真器中看到流水灯的效果，我修改类属 参 数 为 n=5 ， 重 新 进 行 仿 真 ， 得 到 图9 所 示 的 波 形 。 可 以 观 察 LED_OUT0LED_OUT7，波形出现阶梯状的低电平，说明实现了流水灯效果，通过 修改 n 值大小就可以实现控制每一个通道输出的低电平的宽度。 图图 9 n=5 时的流水
