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1、 DDR要求规范1、 认识DDR：严格的说DDR应该叫DDR SDRAM，人们习惯称为DDR，部分初学者也常看到DDR SDRAM，就认为是SDRAM。DDR SDRAM是Double Data Rate SDRAM的缩写，是双倍速率同步动态随机存储器的意思。DDR内存是在SDRAM内存基础上发展而来的，仍然沿用SDRAM生产体系，因此对于内存SDRAM在一个时钟周期内只传输一次数据，它是在时钟的上升期进行数据传输；而DDR内存则是一个时钟周期内传输两次次数据，它能够在时钟的上升期和下降期各传输一次数据，因此与SDRAM相比：DDR运用了更先进的同步电路，使指定地址、数据的输送和输出主要步骤既
2、独立执行，又保持与CPU完全同步；DDR使用了DLL(Delay Locked Loop，延时锁定回路提供一个数据滤波信号)技术，当数据有效时，存储控制器可使用这个数据滤波信号来精确定位数从外形体积上DDR与SDRAM相比差别并不大，他们具有同样的尺寸和同样的针脚距离。但DDR为184针脚，比SDRAM多出了16个针脚，主要包含了新的控制、时钟、电源和接地等信号。DDR内存的频率可以用工作频率和等效频率两种方式表示，工作频率是内存颗粒实际的工作频率，但是由于DDR内存可以在脉冲的上升和下降沿都传输数据，因此传输数据的等效频率DDR2（Double Data Rate 2） SDRAM是由JED
3、EC（电子设备工程联合委员会）进行开发的新生代内存技术标准，它与上一代DDR内存技术标准最大的不同就是，虽然同是采用了在时钟的上升/下降延同时进行数据传输的基本方式，但DDR2内存却拥有两倍于上一代DDR内存预读此外，由于DDR2标准规定所有DDR2内存均采用FBGA封装形式，而不同于目前广泛应用的TSOP/TSOP-II封装形式，FBGA封装可以提供了更为良好的电气性能与散热性，为DDR2内存的稳定工作与未来频率的发展提供了坚实的基础。回想起DDR的发展历程，从第一代应用到个人电脑的DDR200经过DDR266、DDR333到今天的双通道DDR400技术，第一代DDR的发展也走到DDR3是
4、针对Windows Vista的新一代内存技术（目前主要用于显卡内存），频率在800M以(1)功耗和发热量较小：吸取了DDR2的教训，在控制成本的基础上减小了能耗和发热量，使(2)工作频率更高：由于能耗降低，DDR3可实现更高的工作频率，在一定程度弥补了延迟时间较长的缺点，同时还可作为显卡的卖点之一，这在搭配DDR3显存的显卡上已有所表现。(3)降低显卡整体成本：DDR2显存颗粒规格多为4M X 32bit，搭配中高端显卡常用的128MB显存便需8颗。而DDR3显存规格多为8M X 32bit，单颗颗粒容量较大，4颗即可构成128MB显存(4)通用性好：相对于DDR变更到DDR2，DDR3对D
5、DR2的兼容性更好。由于针脚、封装等关键特性不变，搭配DDR2的显示核心和公版设计的显卡稍加修改便能采用DDR3显存，这对厂商降低目前，DDR3显存在新出的大多数中高端显卡上得到了广泛的应用。2、 认识DIMM常见的内存模组有三种：Unbuffered DIMM(UDIMM)，Registered DIMM(RDIMM)和SODIMM。首先解释DIMM的含义，DIMM指Dual Inlined Memory Module，即双列直插式内存模组。Unbuffered DIMM：Unbuffered DIMM，指没有经过缓冲，定位在桌面市场，是市面上最常见的内存模组。早期的SDR内存模组，有Buf
6、fered类型的，现在已经很少见了。Buffered内存模组和后面提到的Registered内存模组并不是同一个东西，Buffered内存模组是将地址和控制信号等经过Registered DIMM：Registered DIMM，其地址和控制信号经过寄存，时钟经过PLL锁相，定位在工作站和服务器Registered内存模组，相对于Unbuffered内存模组，优点是无论是模组级还是主板级，都更易于实现更高的容量，稳定性也有所加强，但对于单个的读写访问，会滞后一个时钟周期。SODIMM：Small Outline DIMM，定位于笔记本市常SODIMM是相对于DIMM而言的，前面提到的Unbuf
7、ferd DIMM和Registered DIMM都隶属于DIMM，内存模组的长度等，包括金手指的信号分布在内都是一样的。而SODIMM可以理解为小Registered DIMM的时序：Registered DIMM和其他内存条相比增加了两种关键的器件，PLL和register。PLL：Phase Locked Loop，锁相环，在模组中起到调节时序，增加时钟驱动力的作用。一般而言，无论是SDR还是DDR或DDR2的PLL，其输入输出管脚及其工作原理都是相似的。应用在内存模组上的PLL一般都有一个时钟输入，一个Feedback反馈输入，数个时钟输出及一3、 DDR信号分析目前，比较普遍使用中的
8、 DDR2的速度已经高达 800 Mbps，甚至更高的速度，如 1066 Mbps，而DDR3的速度已经高达 1600 Mbps。对于如此高的速度，从 PCB的设计角度来讲，要做到严格的时序匹配，以满足波形的完整性，这里有很多的因素需要考虑，所有的这些因素都是会互相影响的，但是，它们之间还是存在一些个性的，它们可以被分类为 PCB叠层、阻抗、互联拓扑、时延匹配、串A. PCB的叠层（ stackup）和阻抗对于一块受 PCB层数约束的基板（如 4层板）来说，其所有的信号线只能走在 TOP和 BOTTOM层，中间的两层，其中一层为 GND平面层，而另一层为 VCC 平面层， Vtt和 Vref在
9、 VCC平面层布线。而当使用 6层来走线时，设计一种专用拓扑结构变得更加容易，同时由于 Power层和 GND层的间距变小互联通道的另一参数阻抗，在 DDR2的设计时必须是恒定连续的，单端走线的阻抗匹配电阻 50 Ohms必须被用到所有的单端信号上，且做到阻抗匹配，而对于差分信号， 100 Ohms的终端阻抗匹配电阻必须被用到所有的差分信号终端，比如 CLOCK和 DQS信号。另外，所有的匹配电阻必须上拉到在 DDR3的设计时，单端信号的终端匹配电阻在 40和 60 Ohms之间可选择的被设计到ADDR/CMD/CNTRL信号线上，这已经被证明有很多的优点。而且，上拉到 VTT的终端匹配电阻根
10、据 SI仿真的结果的走线阻抗，电阻值可能需要做出不同的选择，通常其电阻值在 30-70 Ohms之间。B. 互联通路拓扑对于 DDR2和 DDR3，其中信号 DQ、 DM和 DQS都是点对点的互联方式，所以不需要任何的拓扑结构，然而列外的是，在 multi-rank DIMMs（ Dual In Line Memory Modules）的设计中并不是这样的。在点对点的方式时，可以很容易的通过 ODT的阻抗设置来做到阻抗匹配，从而实现其波形完整性。而对于 ADDR/CMD/CNTRL和一些时钟信号，它们都是需要多点互联的，所以需要选择一个合适对于 DDR3，这些所有的拓扑结构都是适用的，然而前提
11、条件是走线要尽可能的短。 Fly-By拓扑结构在处理噪声方面，具有很好的波形完整性，然而在一个 4 层板上很难实现，需要 6层板以上，而菊花链式拓扑结构在一个 4层板上是容易实现的。另外，树形拓扑结构要求 AB的长度和 AC的长度非常接近 。考虑到波形的完整性，以及尽可能的提高分支的走线长度，同事又要满足板层的约束要求，在对于 DDR2-800，这所有的拓扑结构都适用，只是有少许的差别。然而，菊花链式拓扑结构被证明在SI方面是具有优势的。对于超过两片的 SDRAM，通常，是根据器件的摆放方式不同而选择相应的拓扑结构。图 3显示了不同摆放方式而特殊设计的拓扑结构，在这些拓扑结构中，只有 A和 D
12、是最适合 4层板的 PCB设计。然而，对于 DDR2-800，所列的这些拓扑结构都能满足其波形的完整性，而在 DDR3的设计中，特别是C. 时延的匹配在做到时延的匹配时，往往会在布线时采用 trombone方式走线，另外，在布线时难免会有切换板层的时候，此时就会添加一些过孔。不幸的是，但所有这些弯曲的走线和带过孔的走线，将它们拉直变为等长度理想走线时，此时它们的时延是不等的。显然，上面讲到的 trombone方式在时延方面同直走线的不对等是很好理解的，而带过孔的走线就更加明显了。在中心线长度对等的情况下， trombone 走线的时延比直走线的实际延时是要来的小的，而对于带有过孔的走线，时延是
13、要来的大的。这种时延的产生，这里有两种方法去解决它。一种方法是，只需要在 EDA工具里进行精确的时延匹配计算，然后控制走线的长度就可以了。而另一种方对于 trombone线，时延的不对等可以通过增大 L3的长度而降低，因为并行线间会存在耦合，其详细的结果，可以通过 SigXP仿真清楚的看出， L3长度的不同，其结果会有不同的时延，尽可能的加长 S的长度，则可以更好的降低时延的不对等。对于微带线来说， L3大于 7倍的走线到地的距离是必须的trombone线的时延是受到其并行走线之间的耦合而影响，一种在不需要提高其间距的情况下，并且能降低耦合的程度的方法是采用 saw tooth线。显然， sa
14、w tooth线比 trombone线具有更好的效果，但是，它需要更多的空间。由于各种可能造成时延不同的原因，所以，在实际的设计时，要借助于考虑到在图 2中 6层板上的过孔的因素，当一个地过孔靠近信号过孔放置时，则在时延方面的影响是必须要考虑的。先举个例子，在 TOP层的微带线长度是 150 mils， BOTTOM层的微带线也是 150mils，线宽都为 4 mils，且过孔的参数为： barrel diameter=8mils,pad diameter=18mils,anti-pad这里有三种方案进行对比考虑，一种是，通过过孔互联的这个过孔附近没有任何地过孔，那么，其返回路径只能通过离此过
15、孔 250 mils的 PCB边缘来提供；第二种是，一根长达 362 mils的微带线；第三种是，在一个信号线的四周有四个地过孔环绕着。图 6显示了带有 60 Ohm的常规线的 S-Parameters，从图中可以看出，带有四个地过孔环绕的信号过孔的 S-Parameters就像一根连续的微带线，从而提高了 S21特性。由此可知，在信号过孔附近缺少返回路径的情况下，则此信号过孔会现做一个测试电路，类似于图 5，驱动源是一个线性的 60 Ohms阻抗输出的梯形信号，信号的上升沿和下降沿均为 100 ps，幅值为 1V。此信号源按照图 6的三种方式，且其端接一 60 Ohms的负载，其激励为一 8
16、00 MHz的周期信号。在 0.5V这一点，我们观察从信号源到接收端之间的时间延迟，显示出来它们之间的时延差异。其结果如图 7所示，在图中只显示了信号的上升沿，从这图中可以很明显的看出，带有四个地过孔环绕的过孔时延同直线相比只有 3 ps，而在没有地过孔环绕的情况下，其时延是 8 ps。由此可知，在信号过孔的周围增加地过孔的密度是有帮助的。然而，在 4层板的 PCB对于 DDR2和 DDR3，时钟信号是以差分的形式传输的，而在 DDR2里， DQS信号是以单端或差分方式通讯取决于其工作的速率，当以高度速率工作时则采用差分的方式。显然，在同样的长度下，差分线的切换时延是小于单端线的。根据时序仿真的结果，时钟信号和 DQS也许需要比相应的ADDR/CMD /CNTRL和 DATA线长一点。另外，必须确保时钟线和 DQS布在其相关的ADDR/CMD/CNTRL和 DQ线的当中。由于 DQ和 DM在很高的速度下传输，所以，需要在每一个字节D. 串扰在设计微带线时，串扰是产生时延的一个相当重要的因素。通常，
