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1、成 绩兰 州 商 学 院信息工程学院本科生课程设计报告课程名称：电子综合设计设 计 题 目： 基于锁相环的信号发生器设计 系 别： 计算机与电子工程系 专 业 (方 向)： 电子信息工程 年 级、 班： 2011级1班 学 生 姓 名： 程明 学 号： 201107030103 指 导 教 师： 彭会萍 2014 年 10 月 16 日 兰 州 商 学 院基于锁相环的信号发生器设计一、【设计目的】 掌握锁相环电路以及信号发生器的设计思路、实现方法及指标测试。本设计采用通过锁相环与FPGA来设计频率及幅度都可调的信号发生器。二、【指标要求】（1）以自顶向下的设计方法，设计一款基于硬件描述语言VH
2、DL的函数信号发生器。（2）该信号发生器可以产生正弦波 三角波 锯齿波和方波，且四种信号之间可以随意切换，输出波形的频率和幅度都可以调节。（3）做出相应的仿真结果和测试结果三、【设计的原理】 1、系统框图 图1 系统框图 系统方案设计在硬件设计中所遵循的原则是:在电路功能实现的前提下，应尽量使电路简化和模块化。因为硬件复杂了，不但增加体积和成本，而且也使系统的可靠性和性价比下降。本设计遵循这一原则，在功能实现的前提下，尽量简化硬件电路设计，并将设计比较清晰地分成多个模块。本文设计的任意波形发生器硬件总体结构如图1所示。整个结构框图主要包括七个部分，当外部时钟加到锁相环时，锁相环开始工作，锁相环
3、输出稳定的时钟信号，作为分频器的输入，然后分频器开始按照预置的数值分频，输出一个频率确定的时钟信号，这个信号分别作为计数器，存储数据的ROM和D/A模块的时钟信号，来确保他们同步工作，接到这个时钟后，计数器开始计数，并把数值输出作为ROM的输入，与时钟信号同步读取ROM中的数据，读取的数据输出之后作为波形选择器的输入，波形选择器通过外部控制键来控制输出哪种波形，确定波形后，输入到D/A模块，进行数模转换，然后接到示波器进行波形显示。2、各模块工作原理的分析与介绍(1) 锁相环 锁相环由鉴相器、环路滤波器和压控振荡器组成。鉴相器用来鉴别输入信号Ui与输出信号Uo之间的相位差 ，并输出误差电压Ud
4、 。Ud 中的噪声和干扰成分被低通性质的环路滤波器滤除，形成压控振荡器（VCO）的控制电压Uc。Uc作用于压控振荡器的结果是把它的输出振荡频率fo拉向环路输入信号频率fi ，当二者相等时，环路被锁定 ，称为入锁。维持锁定的直流控制电压由鉴相器提供，因此鉴相器的两个输入信号间留有一定的相位差。锁相环在本设计中有稳频的做用，主要是给分频器与相位计数器提供一个稳定的时钟信号，由于在选择参数时设置的分频比为1：1，它的分频功能在本设计中没有用到。在Quartus 中有自带的锁相环模块，可以直接调用，不需要再自己编写程序，在元器件库中选择PLL模块，然后设置参数，把输入的最高频率设置成25MHZ，分频比
5、为1：1，占空比50%，参数设置成功后点结束，所需要的锁相环模块就生成了。其中c0的输出的最高频率是25MHZ，并且C0频率与输入的CLK频率是一样的。(2) 数字分频器分频器本质上是由电容器和电感线圈构成的LC滤波网络，高音通道是高通滤波器，它只让高频信号通过而阻此低频信号；低音通道正好想反，它只让低音通过而阻此高频信号；中音通道则是一个带通滤波器，除了一低一高两个分频点之间的频率可以通过，高频成份和低频成份都将被阻止。在实际的分频器中，有时为了平衡高、低音单元之间的灵敏度差异，还要加入衰减电阻；另外，有些分频器中还加入了由电阻、电容构成的阻抗补偿网络，其目的是使音箱的阻抗曲线心理平坦一些，
6、以便于功放驱动。由于现在的音箱几乎都采用多单元分频段重放的设计方式，所以必须有一种装置，能够将功放送来的全频带音乐信号按需要划分为高音、低音输出或者高音、中音、低音输出，才能跟相应的喇叭单元连接，分频器就是这样的装置。如果把全频带信号不加分配地直接送入高、中、低音单元中去，在单元频响范围之外的那部分 “多余信号”会对正常频带内的信号还原产生不利影响，甚至可能使高音、中音单元损坏。设计要求能够改变输出波形的频率，其中一个比较简单的方法就是控制读取ROM中数据的速率，即控制ROM的输入时钟的频率，所以要把锁相环输出的稳定频率来进行分频，分频值是可以改变的，在此设计中采用的是20255的整数分频。本
7、模块采用VHDL语言设计，分频器有两个输入，一个输出。其功能实现的主要过程是：BUTT与CLK分别控制两个加法器，BUTT是一个外部控制键，而CLK是锁相环输出的稳定时钟，通过控制BUTT来控制第一个加法器工作，对第一个加法器预制一个数作为第二个加法器的参量，如果第二个计数器的值小于第一个加法器的值，分频器没有输出，只有当第二个计数器的值等于第一个加法器，计数器输出一个高电平，这样就能达到手动控制分频器的分频值的目的。(3) 相位计数器模块计数是一种最简单基本的运算，计数器就是实现这种运算的逻辑电路，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能，
8、计数器是由基本的计数单元和一些控制门所组成，计数单元则由一系列具有存储信息功能的各类触发器构成，这些触发器有RS触发器、T触发器、D触发器及JK触发器等。计数器在数字系统中应用广泛，如在电子计算机的控制器中对指令地址进行计数，以便顺序取出下一条指令，在运算器中作乘法、除法运算时记下加法、减法次数，又如在数字仪器中对脉冲的计数等等。计数器可以用来显示产品的工作状态，一般来说主要是用来表示产品已经完成了多少份的折页配页工作。它主要的指标在于计数器的位数，常见的有3位和4位的。很显然，3位数的计数器最大可以显示到999，4位数的最大可以显示到9999。相位计数器的作用是与时钟同步读取ROM中的数据，
9、ROM中存取的数据是一组坐标，只有确定一组数据，才能读取成功。ROM中的数据是8*256的，所以计数器应该为256计数器。相位计数器有两个端口，一个端口接分频器输出的稳定时钟信号，一个口作为输出，给存储数据的ROM作为读取相位的输入信号，每当CLK的上升沿来到时，G都会自加1，当G的值到达255后，又从0开始计数，能达到循环计数的功能。(4) 波形发生器设计波形发生器中存储着波形数据，当输入时钟信号和相位信号，并且两种信号是同步的，波形发生开始输出发生器中存储的数据。由于需要产生四种波形，所以波形发生模块包括四种波形模块，四个模块的生成过程都是一样的，此处以正弦波为例概述下波形数据存储模块的生
10、成过程。此模块用到元件库中的ROM模块，在ROM中添加正弦波的数据MIF文件，MIF文件是用Guagle_wave软件直接生成的。ROM模块生成过程如图2。先在元件库中调用一个ROM元件，然后设置它的位宽与位数，这两个参数都是与MIF文件中的数据相关的，选择之后点击下一步就会出现添加MIF文件的窗口，如图3把已经生成的MIF文件添加进去就行了。MIF文件数据如图4。 图2 ROM模块生成 图3 MIF文件添加 图4 MIF文件数据生成后的模块如图4。ROM模块有三个端口，clock与address的时钟是同步的，这样才能达到同步读取相位的目的。(5) 波形选择模块设计波形选择模块是用来选择输出
11、的波形，即控制波形之间的切换，由于本设计是四种波形，所以用四选一数据选择器控制波形的变换。波形选择器有六个输入端口，一个输出端口，其中A.、B、C、D四个端口作为波形的输入端口，S1 S2 是外部的键控接口，通过改变S1 S2的输入电平来控制输出端口Z的输出是A.、B、C、D那个端口输入的波形，当S1=0 S2=0 时输出A口的波形，当S1=0 S2=1时输出B口的波形，当S1=1 S2=0时输出C口的波形，当S1=1 S2=1 时 输出D口输入的波形。四.【模块的电路图】1、锁相环模块锁相环部分的仿真如图所示：图5 锁相环仿真图2、数字分频器模块数字分频器模块的仿真如图所示：图6 数字分频器
12、模块仿真图3、相位计数器模块相位计数器模块的仿真如图所示：图7 相位计数器模块仿真图4、波形发生器模块波形发生器模块的仿真如图所示：图8 波形发生器模块仿真图5、波形选择模块波形选择模块的仿真如图所示：图9 波形选择模块仿真图五.【仿真与仿真结果分析】1、锁相环的仿真结果图：图10 锁相环的仿真结果图2、数字分频器的仿真结果图：图11 数字分频器的仿真结果图3、相位计数器的仿真结果图：图12 相位计数器的仿真结果图4、波形选择模块仿真结果图：图13 波形选择模块仿真结果图5、顶层图及仿真：将所有模块按照各自的功能连接之后，就能够实现此次设计的基本功能，其顶层原理图如图所示。当系统接入一个时钟时
13、，时钟信号的频率是低于25MHZ，锁相环开始工作，对输入时钟进行处理，然后输出一个稳定的时钟信号。锁相环的输出作为数字分频器的输入，通过数字分频器对此时钟进行分频，通过BUTT可以调节分频器的分频比，分频之后输出确定频率的时钟信号，然后把分频器输出的时钟分别作为相位计数器与存储波形的ROM的输入时钟，相位计数器与ROM同步工作，具有同步的时钟，所以读取的数都是MIF文件中的坐标。读取数据之后ROM开始输出数据，四个ROM输出四个数据，为了能达到四种波形之间切换的目的，在ROM后接入一个四选一数据选择器， S1 S2 是外部的按键，通过改变S1 S2 的电平来控制输出的是哪种波形。图14 顶层仿
14、真图顶层图的仿真如图15，图16，图17，图18： 图15 S1=0 s2=0 正弦波图16 S1=0 s2=1 三角波图17 S1=1 s2=0 锯齿波图18 S1=1 s2=1 方波六.【元器件清单】七.【总结及改进思路】设计总结：本设计在查阅相关资料的基础上，通过对锁相环频率合成技术和FPGA技术进行研究，以Cyclone系列芯片为核心，设计了一个可以产生正弦波、三角波、锯齿波和方波的高性能函数信号发生器。本文的创新点在于将所有的数字部分电路的都由FPGA芯片实现，这大大降低了电路的复杂性及成本，缩小了产品的体积，并且有效地降低了功耗，可以作为以后开发小型低成本低功耗函数信号发生器的有效参考。在整个设计期间，既掌握了基于FPGA的硬件电路设计与仿真方法，也掌握了常用外围电路的设计，对基于FPGA的开发有了更深层次的了解，为以后的科研和工作奠定了坚实的基础。本文采用模块化的思想进行设计，将整个系统分为频率合成模块和外围电路模块两个方面进行描述，并采用自顶向下和自底向上两种开发模式相结合的方法，将所有的模块都用VHDL语言编程实现。本次设计的函数信号发生器还有进一步改进和完善的地方：1分频器是个整数分频，不能实现任意频率。2利用FPGA开发GPIB(通用接口总线)控制核，使之成为通用的测量仪器。第14页 共 13页
