第三章多层次的存储器(白中英第五版)

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1、第三章 多层次的存储器,计算机组成原理,3.1 存储器概述,一.存储器的分类 存储器是计算机系统中的记忆设备，用来存放程序和数据。 存储器主要完成两大功能： 存储（写入write) 取出（读出read）,2019年10月21日星期一,3.1 存储器概述,存储器三项基本要求： 大容量 高速度 低成本 构成存储器的存储介质，目前主要采用半导体器件和磁性材料。存储器中最小的存储单位就是一个双稳态半导体电路或一个CMOS晶体管或磁性材料的存储元，它可存储一个二进制代码。由若干个存储元组成一个存储单元,2019年10月21日星期一,3.1 存储器概述,存储元：存储一位二进制信息的存储元件。 存储单元：主

2、存中最小可编址的单位，是对主存可访问操作的最小单位。 然后再由许多存储单元按一定规则组成一个存储体。 根据存储材料的性能及使用方法不同，存储器有各种不同的分类方法: 1）.按存储介质分类 半导体存储器：用半导体器件组成的存储器。,2019年10月21日星期一,3.1 存储器概述,磁表面存储器：用磁性材料做成的存储器。 2).按存储方式分类 随机存储器：任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。 顺序存储器：只能按某种顺序来串行存取，存取时间和存储单元的物理位置有关。,2019年10月21日星期一,3.1 存储器概述,3）.按存储器的读写功能分类 只读存储器(ROM)

3、：存储的内容是固定不变的，只能读出而不能写入的半导体存储器。 随机读写存储器(RAM)：既能读出又能写入的半导体存储器。 4）.按信息的可保存性分类 非永久记忆的存储器：断电后信息即消失的存储器。如半导体存储器（易失性存储器）,2019年10月21日星期一,3.1 存储器概述,永久记忆性存储器：断电后仍能保存信息的存储器。如磁性存储器，一般作外存使用。ROM也是特殊的这类存储器（非易失性存储器） 5）.按在计算机系统中的作用分类 根据存储器在计算机系统中所起的作用，可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。,2019年10月21日星期一,3.1 存储器概述,二.存储器的分级结构

4、 为了解决对存储器要求容量大，速度快，成本低三者之间的矛盾，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。,2019年10月21日星期一,3.1 存储器概述,三.主存储器的技术指标 主存储器的性能指标主要是存储容量、存取时间、存储周期和存储器带宽。 字存储单元 ：即存放一个机器字的存储单元，相应的地址称为字地址。一个机器字可以包含数个字节，所以一个字存储单元也可包含数个能够单独编址的字节地址。 下面列出主存储器的主要几项技术指标：,2019年10月21日星期一,3.1 存储器概述,存储容量 在一个存储器中可以容纳的存储单元总数 体现存储空间的大小 单位：字数，字节数

5、 存取时间 启动到完成一次存储器操作所经历的时间 体现主存的速度 单位： 存储周期 连续启动两次操作所需间隔的最小时间 体现主存的速度 单位： 存储器带宽 单位时间里存储器所存取的信息量 体现数据传输速率技术指标 单位：位/秒，字节/秒,2019年10月21日星期一,3.2 半导体存储器RAM,目前广泛使用的内部存储器是半导体存储器，根据存储信息的原理不同，可将半导体存储器分为: 静态MOS存储器（SRAM） 动态MOS存储器（DRAM） 半导体存储器的优缺点 优点：存储速度快，存储体积小，可靠性高 缺点：断电时，读写存储器不能保存信息,2019年10月21日星期一,3.2 .1 SRAM存储

6、器,一、基本的静态存储元阵列 1.基本存储元 SRAM中,用一个锁存器(触发器)作为存储元。 只要直流供电电源一直加在这个记忆电路上，它就无限期地保持记忆的1状态或0状态。如果电源断电，那么存储的数据(1或0)就会丢失。 2.三组信号线 1）地址线 2）数据线 3）控制线 图 3.2 基本的静态存储元阵列,2019年10月21日星期一,3.2 .1 SRAM存储器,二、基本的SRAM逻辑结构 SRAM芯大多采用双译码方式，以便组织更大的存储容量。 地址译码器 二级译码： 将地址分成x向、y向两部分，第一级进行x向(行译码)和y向(列译码)的独立译码,然后在存储阵列中完成第二级的交叉译码。,20

7、19年10月21日星期一,3.2 .1 SRAM存储器,读与写的互锁逻辑 控制信号中/CS是片选信号，/CS有效时（低电平），门G1、G2均被打开。/OE为读出使能信号，/OE有效时（低电平），门G2开启，当写命令/WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，/WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。 图3.3 32K8位的SRAM逻辑结构图 存储阵列为三维结构，即256行128列8位,2019年10月21日星期一,3.2 .1 SRAM存储器,三、存储器的读写周期 在读周期中，地址线先有效，以便进

8、行地址译码，选中存储单元。为了读出数据，片选信号/CS和读出使能信号/OE也必须有效(由高电平变为低电平)。从地址有效开始经tAQ(读出)时间，数据总线I/O上出现了有效的读出数据。之后/CS、/OE信号恢复高电平，tRC以后才允许地址总线发生改变。tRC时间称为读周期时间。,2019年10月21日星期一,3.2 .1 SRAM存储器,在写周期中，也是地址线先有效，接着片选信号/CS有效，写命令/WE有效(低电平)。 此时数据总线I/O上必须置写入数据，在tWD时间段将数据写入存储器。之后撤消写命令/WE和/CS。 为了写入可靠，I/O线的写入数据要有维持时间thD，/CS的维持时间也比读周期

9、长。tWC时间称为写周期时间。 3.为了控制方便，一般取tRC=tWC，通常称为存取周期。,2019年10月21日星期一,3.2 .1 SRAM存储器,【例3.1】图3.5(a)是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入存储器。请指出图3.5(a)写入时序中的错误，并画出正确的写入时序图。 【解】： 写入存储器的时序信号必须同步。通常，当R/W线加负脉冲时，地址线和数据线的电平必须是稳定的。当R/W线达到低电平时，数据立即被存储。因此，当R/W线处于低电平时，如果数据线改变了数值，那么存储器将存储新的数据。同样，当R/W线处

10、于低电平时地址线如果发生了变化，那么同样数据将存储到新的地址或。正确的写入时序图见图3.5(b)。,2019年10月21日星期一,3.2.2 DRAM存储器,一、DRAM存储位元的记忆原理 基本存储元 基本存储元是组成存储器的基础和核心,它用来存储一 位二进制信息0或1。 它是由两个MOS反相器交叉耦合而成的触发器,一个存储元存储一位二进制代码.这种电路有两个稳定的状态，并且 A，B两点的电位总是互为相反的，因此它能表示一位二进制的1和0。,2019年10月21日星期一,3.2.2 DRAM存储器,2019年10月21日星期一,3.2.2 DRAM存储器,二、DRAM芯片的逻辑结构 图3.7(

11、a)示出1M4位DRAM芯片的管脚图，其中有两个电源脚、两个地线脚，为了对称，还有一个空脚（NC）。 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是： （1）增加了行地址锁存器和列地址锁存器。由于DRAM存储器容量很大，地址线宽度相应要增加，这势必增加芯片地址线的管脚数目。为避免这种情况，采取的办法是分时传送地址码。若地址总线宽度为10位，先传送地址码A0A9，由行选通信号RAS打入到行地址锁存器；,2019年10月21日星期一,3.2.2 DRAM存储器,然后传送地址码A10A19，由列选通信号CRS打入到列地址锁存器。芯片内部两部分合起来，地址线宽度达20位，存储容量为1M4位。

12、（2）增加了刷新计数器和相应的控制电路。DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。,2019年10月21日星期一,3.2.2 DRAM存储器,三、读/写周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这 个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们

13、原来记忆的正确信息。,2019年10月21日星期一,3.2.2 DRAM存储器,刷新操作有两种刷新方式： 集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。 分散式刷新:每一行的刷新插入到正常的读/写周期之中。 集中式刷新：在整个刷新间隔内，前一段时间重复进行读/写周期或维持周期，等到需要进行刷新操作时，便暂停读/写或维持周期，而逐行刷新整个存储器，它适用于高速存储器。,2019年10月21日星期一,3.2.2 DRAM存储器,2019年10月21日星期一,例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作

14、，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。,3.2.2 DRAM存储器,分散式刷新：把一个存储系统周期tc分为两半，周期前半段时间tm用来读/写操作或维持信息，周期后半段时间tr作为刷新操作时间。这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。,2019年10月21日星期一,3.2.2 DRAM存储器,四、存储器容量的扩充 1、字长位数扩展给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。 一般原则：三组信号线中，地址线和控制线公用而数据线单独分开连接。 d = 设计要求的存储器容量 / 选择芯片存储器容量,2019年10

15、月21日星期一,3.2.2 DRAM存储器,【例3.2】利用1M4位的SRAM芯片，设计一个存储容量为1M8位的SRAM存储器。 解： 所需芯片数：d=（1M8） / （1M4）=2(片) 设计的存储器字长为8位，存储器容量不变。连接的三组信号线与例相似，即地址线、控制线公用，数据线分高4位、低4位，但是数据线是双向的，与SRAM芯片的I/O端相连接。,2019年10月21日星期一,3.2.2 DRAM存储器,2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使

16、能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。,2019年10月21日星期一,3.2.2 DRAM存储器,3.存储器模块条 存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条。它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片(如8个RAM芯片)，组成一个存储容量固定的存储模块。然后，通过它下部的插脚插到系统板的专用插槽中，从而使存储器的总容量得到扩充。,2019年10月21日星期一,3.2.2 DRAM存储器,五、 高级的DRAM结构 FPM DRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号/RAS确定行地址，然后由低电平的列选信号/CAS确定列地址。下一次寻找操作，也是由/RAS选定行地址，/CAS选定列地址，依此类推。,2019年10月21日星期一,3.3 存储容量的扩展,存储器容量与实际存储器的要求多有不符。