数字逻辑电路总复习

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1、数字逻辑电路整体框架,第8章.数/模和模/数转换,第9章.脉冲信号的产生和整形,第1章.逻辑代数基础,第2章.组合逻辑电路,第3章.组合MSI电路模块,第4章.时序逻辑电路,第5章.时序MSI电路模块,第6章.可编程逻辑电路,第7章.VHDL语言,逻 辑 不 变,逻 辑 改 变,硬件,软件,原理,应用,产生,外,内,数制,第1章 逻辑代数基础,数制,逻辑代数,逻辑函数,运算,公式,转换,化简,逻辑代数运算,八进制,二进制,十进制,十六进制,按位权展开,整数/除法/取余 小数/乘法/取整,按位展开,同一律,交换律,结合律,分配律,德。摩根定律,还原律,卡诺图,真值表,表达式,逻辑图,功能,分析,

2、设计,最简与或表达式,最简或与表达式,标准与或表达式,标准或与表达式,常用公式化简 下面列出一些常用的逻辑代数公式，利用前面介绍的基本公式可以对它们加以证明。 （1）A+AB=A ( 2 ) A+AB=A+B ( 3 ) AB+AC=AB+AC+BC ( 4 ) AB+AC=AB+AC+BCD,“找原变量，找反变量”,图113 卡诺图中最小项相邻的几种情况,卡诺图化简,图114 两个相邻最小项的合并,图115 四个相邻最小项的合并,图116 八个相邻最小项的合并,用卡诺图化简法求函数最简与或表达式的原则如下: （1）每个值为1的方格至少被圈一次。当某个方格被圈多于一次时，相当于对这个最小项使用

3、同一律A+A=A，并不改变函数的值。 （2）每个圈中至少有一个1方格是其余所有圈中不包含的。如果一个圈中的任何一个1方格都出现在别的圈中，则这个圈就是多余的。 （3）任一圈中都不能包含取值为0的方格。 （4）圈的个数越少越好。圈的个数越少，得到的与项就越少。 （5）圈越大越好。圈越大，消去的变量越多，所得与项包含的因子就越少。每个圈中包含的1方格的个数必须是2的整数次方。,第2章 组合逻辑电路,组合逻辑电路,门电路,TTL,CMOS,分析,设计,竞争和冒险,竞争,冒险,组合逻辑电路,图21 4路2输入与非门引脚排列和逻辑图,图213 用与非门构造与门、或门和非门,图216 用或非门构造与门、或

4、门和非门,在组合逻辑电路中,当输入信号变化时,由于所经路径不同,产生延时不同,导致的其后某个门电路的两个输入端发生有先有后的变化,称为竞争。 由于竞争而使电路的输出端产生尖峰脉冲,从而导致后级电路产生错误动作的现象称为冒险。产生0尖峰脉冲的称为0型冒险,产生1尖峰脉冲的称为1型冒险。,2.竞争-冒险的判断 判断一个组合逻辑电路是否存在竞争-冒险有两种常用的方法:代数法和卡诺图法。 1)代数法 在一个组合逻辑电路中,如果某个门电路的输出表达式在一定条件下简化为 或 的形式,而式中的A和 是变量A经过不同传输途径来的,则该电路存在竞争-冒险现象。 存在0型冒险 存在1型冒险,（2）卡诺图法。 我们

5、知道,当逻辑函数对应的卡诺图中存在相切的圈,而相切的两个方格又没有同时被另一个圈包含,则当变量组合在相切方格之间变化时,存在竞争-冒险现象。因而，通过增加由这两个相切方格组成的圈,就可以消除竞争-冒险现象。,第3章 常用组合逻辑电路及MSI组合 电路模块的应用,3.1 编码器和译码器 138 3.2 加法器和比较器283 3.3 数据选择器和数据分配器151,3.1.2 译码器 译码是编码的逆过程,是将二进制代码所表示的相应信号或对象“翻译”出来。具有译码功能的电路称为译码器。常见的译码器有二进制译码器、二十进制译码器和显示译码器等。 1.二进制译码器 具有n个输入,2n个输出,能将输入的所有

6、二进制代码全部翻译出来的译码器称为二进制译码器。 图311是三位二进制译码器的框图。它有三个输入、八个输出,因此也称为3线-8线译码器。 二进制译码器假定输入的任何组合都可能出现,且每一个输出对应一个输入组合。表36所示为一个三位二进制译码器的真值表。,图311 3位二进制译码器的框图,表36 三位二进制译码器的真值表,由表36真值表可以写出如下逻辑表达式:,图312是三位二进制译码器的逻辑图。,图312 三位二进制译码器的逻辑图,3.显示译码器 在数字系统中,经常需要将数字、文字、符号的二进制代码翻译成人们习惯的形式,直观地显示出来,以便掌握和监控系统的运行情况。把二进制代码翻译出来以供显示

7、器件显示的电路称为显示译码器。设计显示译码器时,首先要了解显示器件的特性。常用的显示器件有半导体显示器件和液晶显示器件,它们都可以用TTL和CMOS电路直接驱动。显示译码器有很多种类,BCD-七段显示译码器是其中一种常用的显示译码器。,BCD-七段显示译码器如图315所示。该显示译码器有四个输入,七个输出。输入为09这十个数字的BCD码;输出用来驱动七段发光二极管(LED),使它发光从而显示出相应的数字。假定驱动信号为0时,发光二极管发光,也就是说,如要a段发光,需要Ya为0。 根据显示器件的驱动特性,可以列出如表38所示的真值表,表中假定10101111共六个输入组合不会出现。,图315 B

8、CD-七段显示译码器,表38 BCD-七段显示译码器的真值表,利用约束项,通过化简,得到如下表达式:,图316为BCD-七段显示译码器的逻辑图。,图316 BCD-七段显示译码器的逻辑图,4. MSI74138译码器 74138是3线-8线二进制译码器,它有三个输入和八个输出,输入高电平有效,输出低电平有效。74138有三个使能输入端S1、 和 ,只有当S1=1，同时 时,译码器工作，否则,译码功能被禁止。74138译码器的引脚图和逻辑符号如图317所示,真值表如表3-9所示。,图317 74138译码器引脚图和逻辑符号 (a)引脚图;(b)逻辑符号,表39 74138译码器的真值表,当 时,

9、由74138译码器的真值表可以得到如下输出逻辑表达式:,第4章 时序逻辑电路,触发器,分析,设计,异步,同步,4.1 时序逻辑电路的结构和特点,在第三章我们知道,所有的组合逻辑电路都有一个共同的特点:任一时刻电路的输出仅取决于当时电路的输入,与电路以前的输入和状态无关。在本章中,我们将要讨论另一种类型的逻辑电路时序逻辑电路（简称时序电路）。在时序逻辑电路中,电路的输出不仅取决于当时电路的输入,还与以前电路的输入和状态有关,也就是说,时序逻辑电路具有记忆功能。,图41 时序逻辑电路的结构框图,按照存储电路中触发器状态变化的特点,时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电

10、路中,所有触发器都受同一时钟信号控制,触发器的状态变化是同步进行的。在异步时序逻辑电路中,并非所有触发器都受同一时钟信号控制,因此触发器的状态变化不是同步进行的。,按照电路输出信号的特点,时序逻辑电路分为Mealy型电路和Moore型电路两种。在Mealy型电路中,输出不仅取决于电路的状态,还与电路的输入有关。在Moore型电路中,输出仅仅取决于电路的状态,与电路的输入无关。,4.2 触 发 器,触发器是时序逻辑电路中的基本单元电路,它具有两个稳定的状态,这两个状态分别称为0状态和1状态。只要外加信号不变,触发器的状态就不会发生变化,这就是它的存储功能。只有当外加信号变化时,触发器的状态才可能

11、发生变化。,在分析触发器的状态变化时,将外加信号变化之前触发器的状态称为现态,用Qn表示；将外加信号变化之后触发器的状态称为次态,用Qn+1表示。触发器的Q输出端为0时称为0状态,为1时称为1状态。,图419 边沿触发器的逻辑符号,4.边沿触发器 为了进一步提高可靠性,增强抗干扰能力,克服主从触发器存在的缺点,设计了边沿触发器。边沿触发器也是边沿动作的触发器。,边沿触发器的动作特点: 触发器输出的次态仅仅取决于现态和动作边沿（CP的上升沿或下降沿）时的输入信号,在这之前的输入信号变化对触发器输出的次态无影响，从而提高了可靠性,增强了抗干扰能力。,图420 下降沿动作的主从JK触发器和边沿JK触

12、发器对比时序图,4.2.2 触发器的逻辑功能和分类 从逻辑功能,亦即从触发器次态和现态以及输入信号之间的关系上,可以将触发器分为RS触发器、D触发器、JK触发器、T触发器等几种类型。描述触发器逻辑功能的常用方式有:特性方程、特性表、驱动表、状态转换图、时序图。驱动表（又称激励表）用表格的形式来描述触发器从一个现态转变为另一个次态时所需的驱动信号。状态转换图则用图形来描述触发器的转换和相应驱动信号的关系。时序图反映了时钟控制信号、输入信号、触发器状态变化的时间对应关系。,1.RS触发器 逻辑功能: RS触发器具有三种逻辑功能:保持、置0、置1。当S=0,R=0时,为保持功能;当S=0,R=1时,

13、为置0功能;当S=1,R=0时,为置1功能。另外,S和R存在约束条件RS=0。 特性方程:,CP有效时,CP无效时,2. D触发器 逻辑功能: D触发器具有两种逻辑功能:置0、置1。当D=0时,为置0功能;当D=1时,为置1功能。 特性方程:,CP有效时,CP无效时,D触发器的特性表、驱动表、状态转换图分别如表 49、表410、图422所示。,3.JK触发器 逻辑功能: JK触发器具有四种逻辑功能:保持、置0、置1和翻转。当J=0,K=0时,为保持功能;当J=0,K=1时，为置0功能;当J=1,K=0时,为置1功能;当J=1,K=1时，为翻转功能。特性方程:,CP有效时,CP无效时,4. T触

14、发器 逻辑功能: T触发器具有两种逻辑功能:保持和翻转。当T=0时,为保持功能;当T=1时,为翻转功能。 特性方程:,CP有效时,CP无效时,T触发器的特性表、驱动表、状态转换图分别如表 413、表414、图424所示。,表416 例4.1同步时序逻辑电路的状态表,表417 例4.2同步时序逻辑电路的状态表,表418 例4.3异步时序逻辑电路的状态表,表419 例4.4异步时序逻辑电路的状态表,表420 例4.5的状态转换和驱动真值表,表421 例4.6同步时序逻辑电路的状态转换和驱动,第5章 常用时序逻辑电路及MSI 时序电路模块的应用,5.1 计数器 160、163 5.2 寄存器 5.3

15、 移位寄存器型计数器194,5.1.3 MSI计数器模块及应用 1.74163MSI计数器模块 74163是中规模集成四位同步二进制加法计数器,计数范围是015。它具有同步置数、同步清零、保持和二进制加法计数等逻辑功能。图529（a）和（b）分别是它的国标符号和惯用模块符号;表59为功能表;图530是它的时序图。,图529 74163MSI四位同步二进制加法计数器 （a）国标符号;（b）惯用模块符号,表59 74163MSI四位同步二进制加法计数器功能表,图530 74163MSI四位同步二进制加法计数器的时序图,在图529中,CLK是时钟脉冲输入端,上升沿有效; 是低电平有效的同步清零输入端; 是低电平有效的同步置数输入端;EP和ET是两个使能输入端;D0、D1、D2、D3是并行数据输入端;Q0、Q1、Q2、Q3是计数器状态输出端;CO是进位信号输出端,当计数到1111状态时,CO为1。,2. 74160MSI计数器模块 74160是中规模集成8421BCD码同步十进制加法计数器,计数范围是09。它具有同步置数、异步清零、保持