eda课程设计-多功能数字钟

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1、 EDAEDA 课程设计课程设计 实用多功能数字钟实用多功能数字钟 学学 院：院： 机械与电子工程学院机械与电子工程学院 专专 业：业： 电子科学与技术电子科学与技术 班班 级：级： 学学 号号： 姓姓 名：名： 指导教师指导教师： 2012 年年 1 月月 13 日日 摘摘 要要：本次课程设计用 Verilog 语言，选择 Quartus II 开发工具来设计多 功能数字钟。就在前不久，我们还刚刚完成了单片机的多功能时钟的设计，继 而又做 EDA 电子钟实验。通过两者之间的对比可以发现 EDA 的许多特点。电子 设计自动化（EDA Electronic Design Automation）技

2、术是一种以计算机作为 工作平台，以 EDA 软件工具为开发环境，以硬件描述语言和原理图描述为设计 入口，以可编程逻辑器为实验载体，以 ASIC、SOC 和 SOPC 嵌入式系统为设计目 标，以数字系统系统设计为应用方向的电子产品自动化设计技术。而 Quartus是 Altera 公司推出的的第四代 PLD 开发系统。主要用于设计新器件 和大规模 CPLD/FPGA。使用 Quartus的设计者不需精通器件内部的复杂结构。 设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计， Quartus把这些设计转自动换成最终所需的格式。设计方法分为：硬件描述语 言，verilog 语言描

3、述。verilog 语言描述可能精确和简练地表示电路的逻辑功 能，现在 PLD 的设计过程中广泛使用。以上是对 EDA 和 Quartus的了解。本 次 EDA 的课程设计虽然时间有限，但是设计的题目多功能数字钟很贴近人 的日常生活，让我们学生对最基本的电子产品有个深入的认识。本次的课程设 计是基于 Verilog HDL 的多功能数字钟，完成时、分、秒的显示功能。设计利 用 Verilog HDL 语言自顶向下的设计理念，突出其作为硬件描述语言的良好的 可读性、可移植性以及易于理解等优点。整个程序语言功能主要包含计时，闹 钟，校时，整点报时等功能。 关键词：关键词：EDA 软件，Verilo

4、g 语言，Quartus II 开发工具，多功能时钟 目录 第第 1 1 章章. . QUARTUSQUARTUS仿真软件的使用简介仿真软件的使用简介.1 第第 2 2 章章. . 课程设计任务课程设计任务 2 第第 3 3 章章. . 设计依据和设计方案设计依据和设计方案 2 3.1 设计原理.2 3.2 设计目标和方法.2 3.3 设计总体方案3 3.4 总体模块分类介绍3 第第 4 4 章章. . 设计步骤设计步骤 3 4.1 CLOCK 顶层调用模块 .3 4.1.1 顶层程序模块3 4.1.2 仿真波形及分析 6 4.2 SOUND_DDD_DU 嘀嘀嘀嘟模块 .6 4.2.1 整点

5、报时程序模块.6 4.2.2 仿真波形及分析.7 4.3 SOUND_DDD 闹铃声模块.8 4.3.1 闹铃程序模块.8 4.3.2 仿真波形及分析 8 4.4 HEXCOUNTER16 进制计数器模块8 4.4.1H 进制计数器程序模块.8 4.4.2 仿真波形及分析.9 4.5 ADDER 加法器模块.9 4.5.1 加法器程序模块.9 4.5.2 仿真波形及分析.10 4.6 BITSEL 将输出解码成时对分秒的选择模块 10 4.6.1 解码选择程序模块.10 4.6.2 仿真波形及分析.11 4.7 SWITCH 对开关的输入去抖模块.11 4.7.1 去抖程序模块.12 4.7.

6、1 仿真波形及分析.12 4.8 LED 译码显示模块 12 4.8.1 显示程序模块.12 4.8.2 仿真波形及分析.13 4.9 CLK50MTO1 将 50MHZ分频到 1HZ模块 .13 4.9.1 分频模块.13 4.9.2 仿真波形及分析.13 4.10 COUNTER_TIME 计时模块14 4.10.1 计时模块.14 4.10.2 仿真波形及分析.15 4.11 ALARM_TIME 闹钟时间设定模块 .15 4.11.1 闹钟定时模块.15 4.11.2 仿真波形及分析.16 4.12 ALARM 闹铃模块 .17 4.12.1 闹铃模块.17 4.12.2 仿真波形及分

7、析.17 第第 5 5 章章.仿真调试出现的问题及解决方法仿真调试出现的问题及解决方法.18 第第 6 6 章章.心得体会心得体会.18 第第 7 7 章章.参考文献参考文献.19 1 1 1 Quartus仿真软件的使用简介 Quartus是 Altera 公司推出的的第四代 PLD 开发系统。主要用于设计新器 件和大规模 CPLD/FPGA。使用 Quartus的设计者不需精通器件内部的复杂结 构。设计者可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立 设计，Quartus把这些设计转自动换成最终所需的格式。其设计速度非常快。 对于一般几千门的电路设计，使用 Quartus，从设

8、计输入到器件编程完毕，用 户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。 特别是在原理图输入等方面。 。PLD 器件的逻辑功能描述一般分为原理图描述 和硬件描述语言描述，原理图描述是一种直观简便的方法，它可以将现有的小 规模集成电路实现的功能直接用 PLD 器件来实现，而不必去将现有的电路用语 言来描述，但电路图描述方法无法做到简练；硬件描述语言描述是可编程器件 设计的另一种描述方法，语言描述可能精确和简练地表示电路的逻辑功能，现 在 PLD 的设计过程中广泛使用。常用的硬件描述语言有 ABEL，VHDL 语言等。 12-13 在这里我们可以先看一看用 FPGACPLD

9、 开发工具进行电路设计的一般 流程 通常可将 FPGA/CPLD 设计流程归纳为以下 7 个步骤，这与 ASIC 设计有 相似之处。 1.设计输入。在传统设计中，设计人员是应用传统的原理图输入方法来开 始设计的。自 90 年代初， Verilog、VHDL、AHDL 等硬件描述语言的输入方 法在大规模设计中得到了广泛应用。 2.功能仿真。设计的电路必须在布局布线前验证电路功能是否有效。PLD 设计中，有时跳过这一步。 3.设计编译。设计输入之后就有一个从高层次系统行为设计向门级逻辑电 路设转化翻译过程，即把设计输入的某种或某几种数据格式(网表)转化为软件 可识别的某种数据格式(网表)。 4.优

10、化。对于上述综合生成的网表，根据布尔方程功能等效的原则，用更 小更快的综合结果代替一些复杂的单元，并与指定的库映射生成新的网表，这 是减小电路规模的一条必由之路。 2 5.布局布线。在 PLD 设计中，3-5 步可以用 PLD 厂家提供的开发软件自动 一次完成。 6.时序仿真。需要利用在布局布线中获得的精确参数再次验证电路的时序。 7.生产。布线和后仿真完成之后，就可以开始 ASCI 或 PLD 芯片的投产。 同样，使用 Quartus基本上也是有以上几个步骤，但可简化为：设计输入、 设计编译、设计仿真、下载。 2 2 课程设计任务 应用 Verilog HDL 设计一个多功能的数字钟，具有下

11、述功能： （1）计时功能：包括时，分，秒的计时； （2）定时与闹钟功能：能在设定的时间发出闹铃音； （3）校时功能：对小时，分钟和秒能手动调整以校准时间； （4）整点报时功能：每逢整点，产生“嘀嘀嘀嘀嘟” ，四短一长的报时音。 3 3 设计依据和设计方案设计依据和设计方案 3.1 设计原理：设计原理： 数字电子钟由振荡器、分频器、计数器、译码显示器、报时等电路组成。 其中振荡器和分频器组成标准秒信号发生器由不同进制的计数器、译码器和 显示器组成计时系统。秒信号送入计数器进行计数把累加的结果以时 、 分 、 秒的数字显示出来。 时显示由 12 进制计数器、译码器、显示器 构成。 分 、 秒显示分

12、别由 60 进制计数器、译码器、显示器构成。可进行 整点报时计时出现误差时可以用校时电路校时、校分。 3.2 设计目标和方法：设计目标和方法： Quartus软件作为电子钟设计工作平台以数字电路为设计数字时钟的理 论基础按照“自顶向下”的层次化设计方法设计该电路对整个系统进行方 案设计和功能划分系统的关键电路用一片或几片专用集成电路实现应用 Quartus软件进行数字电路的设计与仿真。 3 3.3 设计总体方案设计总体方案 数字计时器基本功能是计时，因此首先需要获得具有精确振荡时间的脉振 信号，以此作为计时电路的时序基础，实验中可以使用的振荡频率源为 50MHz。 数字计时器要实现时分秒计时、

13、闹钟闹铃、时分秒手动校时、时分秒清零， 时间保持和整点报时等多种基本功能，所有功能都基于计时功能。 因此首先需要获得具有精确振荡时间的脉振信号，以此作为计时电路的时 序基础，实验中可以使用的振荡频率源为 50MHZ，通过分频获得所需脉冲频率 1Hz。 得到 1Hz 脉冲后，要产生计时模块，必须需要加法器来进行加法。时钟能 够产生时间前进是对秒脉冲计数产生形成的，为了形成时分秒，需要对秒进位 信号进行计数从而产生分，对分进位信号进行计数产生时信号。秒和分均为 60 进制，时为 24 进制，所以需要有模 60 和模 24 计数器。 3.4 总体总体模块分类介绍模块分类介绍 总共分为 11 各模块，

14、一个总的顶层调用模块： （1） sound_ddd_du 嘀嘀嘀嘟声音模块。 （2） sound_ddd 嘀嘀嘀闹铃声 （3） hexcounter16 进制计数器模块。 （4） adder 加法器模块。 （5） bitsel 将输出解码成时分秒选择模块。 （6） switch 去抖模块。 （7） led 译码显示模块 ：7 段数码管显示器，分别显示小时、分钟、秒。 （8） clk50mto1 时钟分频模块：50mhz 时钟分频到 1hz。 （9） counter_time 计时模块：生成 60 进制、24 进制计数器。 （10）alarm_time 闹钟时间设定模块。 （11）alarm 闹

15、铃模块. （12）clock 顶层模块。 4 4 设计步骤设计步骤 4.1 CLOCK 顶层调用模块顶层调用模块 4.1.1 顶层程序模块 顶层模块中，调用各个模块来实现多功能数字钟。 首先是建立在计时模块上完成整个数字钟的走时，计时模块又是建立在 50mhz 分频至 1hz、八位全加器、十六进制计数器等模块上完成整体的基本走时。 4 然后可以建立闹钟模块，且设置 modestate 置 00 为计时模式，10 选择闹 钟模块,01 手动调整模式，11 非法模式来避免闹钟模块与走时模块的冲突。 其次在闹铃模块中，ld_alert 是否设置了闹铃控制闹铃的开关，mcheck 手 动调整时间，tu

16、rn 来控制调整的时间在分与时的选择，change 是调整信号， alert 为闹铃输出。 再通过 led 输出时分秒。 module clock(clk50m,mode,turn,change,mreset,led_hour1,led_hour0,led_minu1,le d_minu0,led_sec1,led_sec0,alert,ld_alert,ld_check,ld_hour,ld_min,ld_s ec); input clk50m; input mode; input turn; input change; input mreset; output alert; output ld_alert; output ld_check; output ld_hour; output ld_min; output ld_sec; output7:0 led_hour1; output7:0 led_