第三章存贮系统1(2015)

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1、第三章 存贮系统,3.1 概 述,一、存储器分类,1. 按存储介质分类,(1) 半导体存储器,(2) 磁表面存储器,(3) 磁芯存储器,(4) 光盘存储器,易失,TTL 、MOS,磁头、载磁体,硬磁材料、环状元件,激光、磁光材料,(1) 存取时间与物理地址无关（随机访问）,顺序存取存储器 磁带,4.1,2. 按存取方式分类,(2) 存取时间与物理地址有关（串行访问）,随机存储器,只读存储器,直接存取存储器 磁盘,在程序的执行过程中 可 读 可 写,在程序的执行过程中 只 读,磁盘、磁带、光盘,高速缓冲存储器（Cache）,Flash Memory,存 储 器,3. 按在计算机中的作用分类,4.

2、1,高,小,快,1. 存储器三个主要特性的关系,二、存储器的层次结构,4.1,虚拟存储器,虚地址,逻辑地址,实地址,物理地址,主存储器,4.1,（速度）,（容量）,3.1 存储器概述,高速缓冲存储器（Cache）：高速存取指令和数据 ，存取速度快，但存储容量小。 主存储器：主存存放计算机运行期间的大量程序和数据，存取速度较快，存储容量不大 外存储器： 外存存放系统程序和大型数据文件及数据库，存储容量大，位成本低,3.1存储器概述,主存储器的技术指标： 存储容量：在一个存储器中可以容纳的存储 单元总数 存取时间：从启动到完成一次存储器操作所 经历的时间 主存的速度为 存储周期：连续启动两次操作所

3、需间隔的最小时 间 存储器带宽：单位时间里存储器所存取的信息量, 位/秒，字节/秒,3.2 SRAM存储器,主存（内部存储器）是半导体存储器。根据信息存储的机理不同可以分为两类： 静态读写存储器(SRAM)：存取速度快，但存储容量不大； 动态读写存储器(DRAM)：存储容量大，但存取速度慢。,3.2 SRAM存储器,一、基本的静态存储元阵列 1、存储元 SRAM的特征是用一个锁存器（触发器）作为存储元,六管静态MOS管电路,6管静态NMOS记忆单元,读出时： - 置2个位线为高电平 - 置字线为1 - 存储单元状态不同，位线的输出不同,写入时： - 位线上是被写入的二进位信息0或1 - 置字线

4、为1 - 存储单元(触发器)按位线的状态设置成0或1,信息存储原理： 看作带时钟的RS触发器,SRAM中数据保存在一对正负反馈门电路中，只要供电，数据就一直保持，不是破环性读出，也无需重写，即无需刷新！,3.2 SRAM存储器,二、基本的SRAM逻辑结构,3.2 SRAM存储器,存储体（2561288） 通常把各个字的同一个字的同一位集成在一个芯片（32K1）中，32K位排成256128的矩阵。8个片子就可以构成32KB。 地址译码器 采用双译码的方式（减少选择线的数目）。 A0A7为行地址译码线 A8A14为列地址译码线,3.2 SRAM存储器,读与写的互锁逻辑 控制信号中CS是片选信号，C

5、S有效时（低电平），门G1、G2均被打开。OE为读出使能信号，OE有效时（低电平），门G2开启，当写命令WE=1时（高电平），门G1关闭，存储器进行读操作。写操作时，WE=0，门G1开启，门G2关闭。注意，门G1和G2是互锁的，一个开启时另一个必定关闭，这样保证了读时不写，写时不读。,3.2 SRAM存储器,三、存储器的读写周期 读周期 读出时间Taq 读周期时间Trc 写周期 写周期时间Twc 写时间twd 存取周期 读周期时间Trc=写时间twd,三、存储器的读写周期,例1：下图是SRAM的写入时序图。其中R/W是读/写命令控制线，当R/W线为低电平时，存储器按给定地址把数据线上的数据写入

6、存储器。请指出下图写入时序中的错误，并画出正确的写入时序图。,解：点击上图,3.3 DRAM存储器,一、DRAM存储位元的记忆原理 SRAM存储器的存储位元是一个触发器，它具有两个稳定的状态。 而DRAM存储器的存储位元是由一个MOS晶体管和电容器组成的记忆电路，如下图所示。,3.3 DRAM存储器,1、MOS管做为开关使用，而所存储的信息1或0则是由电容器上的电荷量来体现当电容器充满电荷时，代表存储了1，当电容器放电没有电荷时，代表存储了0。,2、图(a)表示写1到存储位元。此时输出缓冲器关闭、刷新缓冲器关闭，输入缓冲器打开（R/W为低），输入数据DIN=1送到存储元位线上，而行选线为高，打

7、开MOS管，于是位线上的高电平给电容器充电，表示存储了1。,3、图(b)表示写0到存储位元。此时输出缓冲器和刷新缓冲器关闭，输入缓冲器打开，输入数据DIN=0送到存储元位线上；行选线为高，打开MOS管，于是电容上的电荷通过MOS管和位线放电，表示存储了0。,4、图(c)表示从存储位元读出1。输入缓冲器和刷新缓冲器关闭，输出缓冲器/读放打开（R/W为高）。行选线为高，打开MOS管，电容上所存储的1送到位线上，通过输出缓冲器/读出放大器发送到DOUT,即DOUT=1。,5、图(d)表示(c)读出1后存储位元重写1。由于(c)中读出1是破坏性读出，必须恢复存储位元中原存的1。此时输入缓冲器关闭，刷新

8、缓冲器打开，输出缓冲器/读放打开，DOUT=1经刷新缓冲器送到位线上，再经MOS管写到电容上。注意，输入缓冲器与输出缓冲器总是互锁的。这是因为读操作和写操作是互斥的，不会同时发生。,3.3 DRAM存储器,二、DRAM芯片的逻辑结构 下面我们通过一个例子来看一下动态存储器的逻辑结构如图。 图3.7(a)示出1M4位DRAM芯片的管脚图。 图3.7(b)是该芯片的逻辑结构图。与SRAM不同的是： （1）增加了行地址锁存器和列地址锁存器。 （2）增加了刷新计数器和相应的控制电路。,3.3 DRAM存储器,3.3 DRAM存储器,与SRAM不同的是： （1）增加了行地址锁存器和列地址锁存器。 为了减

9、少地址线的管脚数目，采用分时传送地址码的办法。由行选通信号RAS写入到行地址锁存器；由列选通信号CRS写入到列地址锁存器。 （2）增加了刷新计数器和相应的控制电路。 DRAM读出后必须刷新，而未读写的存储元也要定期刷新，而且要按行刷新，所以刷新计数器的长度等于行地址锁存器。刷新操作与读/写操作是交替进行的，所以通过2选1多路开关来提供刷新行地址或正常读/写的行地址。,3.3 DRAM存储器,三、读/写周期 读周期、写周期的定义是从行选通信号RAS下降沿开始，到下一个RAS信号的下降沿为止的时间，也就是连续两个读周期的时间间隔。通常为控制方便，读周期和写周期时间相等。,3.3 DRAM存储器,3

10、.3 DRAM存储器,四、 刷新周期 刷新周期：DRAM存储位元是基于电容器上的电荷量存储，这个电荷量随着时间和温度而减少，因此必须定期地刷新，以保持它们原来记忆的正确信息。 刷新操作有两种刷新方式： 集中式刷新和分散式刷新,四、 刷新周期 1.集中式刷新:DRAM的所有行在每一个刷新周期中都被刷新。 例如刷新周期为8ms的内存来说，所有行的集中式刷新必须每隔8ms进行一次。为此将8ms时间分为两部分：前一段时间进行正常的读/写操作，后一段时间（8ms至正常读/写周期时间）做为集中刷新操作时间。,3.3 DRAM存储器,四、 刷新周期 2.分散式刷新:每一行的刷新插入到正常的读/写周期之中。

11、例如p70图3.7所示的DRAM有1024行，如果刷新周期为8ms，则每一行必须每隔8ms1024=7.8us进行一次。,3. 动态 RAM 和静态 RAM 的比较,存储原理,集成度,芯片引脚,功耗,价格,速度,刷新,3.3 DRAM存储器,五、存储器容量的扩充 1、字长位数扩展 给定的芯片字长位数较短，不满足设计要求的存储器字长，此时需要用多片给定芯片扩展字长位数。三组信号线中，地址线和控制线公用而数据线单独分开连接。 d=设计要求的存储器容量/选择芯片存储器容量 例2 利用1M4位的SRAM芯片，设计一个存储容量为1M8位的SRAM存储器。 解：所需芯片数量=(1M8)/(1M4)=2片,

12、用 1K 4位 存储芯片组成 1K 8位 的存储器,1. 存储器容量的扩展,3.3,2片,3.3 DRAM存储器,2、字存储容量扩展 给定的芯片存储容量较小（字数少），不满足设计要求的总存储容量，此时需要用多片给定芯片来扩展字数。三组信号组中给定芯片的地址总线和数据总线公用，控制总线中R/W公用，使能端EN不能公用，它由地址总线的高位段译码来决定片选信号。所需芯片数仍由（d=设计要求的存储器容量/选择芯片存储器容量）决定。 例3利用1M8位的DRAM芯片设计2M8位的DRAM存储器 解：所需芯片数d=（2M8）/（1M8）=2(片),(2) 字扩展（增加存储字的数量）,用 1K 8位 存储芯片

13、组成 2K 8位 的存储器,2片,(3) 字、位扩展,用 1K 4位 存储芯片组成 4K 8位 的存储器,3.3,8片,存储器与 CPU 的连接,(1) 地址线的连接,(2) 数据线的连接,(3) 读/写命令线的连接,(4) 片选线的连接,(5) 合理选择存储芯片,(6) 其他 时序、负载,3.3 DRAM存储器,3、存储器模块条 存储器通常以插槽用模块条形式供应市场。这种模块条常称为内存条，它们是在一个条状形的小印制电路板上，用一定数量的存储器芯片，组成一个存储容量固定的存储模块。如图所示。 内存条有30脚、72脚、100脚、144脚、168脚等多种形式。 30脚内存条设计成8位数据线，存储

14、容量从256KB32MB。 72脚内存条设计成32位数据总线 100脚以上内存条既用于32位数据总线又用于64位数据总线，存储容量从4MB512MB。,3.3 DRAM存储器,六、高级的DRAM结构 FPM DRAM：快速页模式动态存储器，它是根据程序的局部性原理来实现的。读周期和写周期中，为了寻找一个确定的存储单元地址，首先由低电平的行选通信号RAS确定行地址，然后由低电平的列选信号CAS确定列地址。下一次寻找操作，也是由RAS选定行地址，CAS选定列地址，依此类推，如下图所示。,3.3 DRAM存储器,快速页模式读操作的时序图,3.3 DRAM存储器,CDRAM : 带高速缓冲存储器（ca

15、che）的动态存储器，它是在通常的DRAM芯片内又集成了一个小容量的SRAM，从而使DRAM芯片的性能得到显著改进。如图所示出1M4位CDRAM芯片的结构框图，其中SRAM为5124位。,3.3 DRAM存储器,1M*4位CDRAM芯片结构框图,3.3 DRAM存储器,CDRAM的这种结构还有另外两个优点: 1.在SRAM读出期间可以同时对DRAM阵列进行刷新. 2.芯片内的数据输出路径(由SRAM到I/O)与数据输入路径(由I/O到列写选择和读出放大器)是分开的，允许在写操作完成的同时来启动同一行的读操作。,3.3 DRAM存储器,SDRAM同步型动态存储器。计算机系统中的CPU使用的是系统

16、时钟，SDRAM的操作要求与系统时钟相同步，在系统时钟的控制下从CPU获得地址、数据和控制信息。换句话说，它与CPU的数据交换同步于外部的系统时钟信号，并且以CPU/存储器总线的最高速度运行，而不需要插入等待状态。其原理和时序关系见下一页图。,3.3 DRAM存储器,例4 CDRAM内存条组成实例。 一片CDRAM的容量为1M4位，8片这样的芯片可组成1M32位4MB的存储模块，其组成如下图所示。,3.3 DRAM存储器,上述存储模块本身具有高速成块存取能力。如果模块的连续地址是高11位保持不变（同一行）。那么只是第一个存储字需要一个完整的存取周期（例如6个总线时钟周期），而后续存储字的存取，因其内容已在SRAM中，所以存取周期大为缩短（例如2个总线时钟周期）。 这样，读取个32位的字，只需要使用6-2-2-2个总线时钟周期，否则，需要6-6-6-6个总线时钟周