《数字电子技术基础》课程设计数字钟

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1、目 录 摘要1 ABSTRACT1 1. 电路设计原理及框图.2 1.1 分析要求，画出原理框图.2 1.2 单元电路设计.3 1.2.1 计数电路.3 1.2.2 译码显示电路.5 1.2.3 校时电路.9 1.2.4 秒脉冲发生器11 1.3 总体电路14 2. 仿真测试14 3. 元件清单16 4. 心得体会18 参考文献.20 数字电子技术基础课程设计任务书 1 摘要摘要 数字钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟 相比具有更高的准确性和直观性，且无机械装置，具有更长的使用寿命，已得 到广泛的使用。数字钟的设计方法有许多种,例如,可用中小规模集成电路组成 电子钟；

2、也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组 成电子钟；还可以利用单片机来实现电子钟等等。这些方法都各有其特点，其 中利用单片机实现的电子钟具有编程灵活，并便于功能的扩展。这次设计的数 字钟分为以下几个模块：秒脉冲发生器，数字显示模块，计数模块，校时模块 ，抗抖动模块。可完成暂停，调时，整点报时功能。 Abstract A digital clock is a kind of digital circuit technology, minutes and seconds when the timing device, and the mechanical clock is hi

3、gher than the accuracy and intuitive, and no mechanical device, has long use life, has been widely used. A digital clock design method, for example, there are many kinds of medium scale integrated circuit used electric clock, Also can use special electric clock chips with display circuit and the nee

4、d of peripheral circuit electric clock, Still can use to realize electric clock chip, etc. These methods are each has its own characteristics, which use the microcontroller programming, flexible and electric clock to function. The design of the digital clock is divided into the following several mod

5、ules: second pulse generator, digital display module, counting module, school, vibration module when module. Can complete suspension, adjustable, on time. 关键字：数字时钟（digital clock） 、计时（time counting） 、校时（tim ing） 、秒脉冲电路（pulse per second circuit） 、显示电路（display circui t） 数字电子技术基础课程设计任务书 2 1. 电路设计电路设计原理及

6、框图原理及框图 1.1 分析要求，画出原理框图分析要求，画出原理框图 此次课程设计要求是设计数字钟电路并制作实物系统，按照基本要求，我 们分析具体任务得到以下四点： （1） 设计一个秒脉冲发生器。 （2） 设计一个两个 60 进制计数器和一个 24 进制计数器。 （3） 设计调时电路。 （4） 设计抗抖动电路。 （5） 设计显示电路。 （6） 将各电路结合起来。 可用于时钟计数及校时电路的总体方案框图如 1.1 所示： 图 1.1 总体方框图 1 秒脉冲产生的信号是电路的时钟脉冲和定时标准，电路采用晶体振荡电 路及分频电路来实现。译码显示电路用 74LS47 及共阳极七段显示译码管构成。 校时

7、电路用开关及简单逻辑门来实现。 数字电子技术基础课程设计任务书 3 1.2 单元电路设计单元电路设计 1.2.1 计数电路计数电路 计数器按计数的功能来分，可分为加法计数器、减法计数器和可逆计数器； 按进位基数来分，可分为二进制计数器、十进制计数器和任意进制计数器；按 计数的进位方式来分，可分为同步计数器和异步计数器。译码器是一个多输入、 多输出的组合逻辑电路，它的作用是把给定的代码进行“翻译” ，变成相应的状 态，使输出通道中相应的一路有信号输出。 计数器选用中规模集成电路 74LS390 进行设计，74LS390 是常用的双二 五十进制计数器，它采用 8421 码二十进制编码，并具有直接置

8、零端。 1、74LS390 的工作原理是： A 将输出 QA与输入 B 相接，构成 8421BCD 码计数器； B 将输出 QD与输入 A 相接，构成 5421BCD 码计数器； C. 有异步清零功能。 其引脚图如下： 图 1.2 74LS390 引脚图 数字电子技术基础课程设计任务书 4 2、由 74LS390 构成的六十进制加计数器如图 1.3： 图 1.3 74LS390 构成的六十进制加计数器 它的计数原理是：低位计数器 U2（右）在 CPA 端时钟脉冲作用下作加计数， 而只有当低位端由 1 变为 0 时（即十进制循环一个周期） ，高位计数器 D Q U1（左）才做加计数，直到加到 6

9、 那一刻由于置零端此时开始有效，于是高位 计数器重新回到 0，此时计数器显示 00，然后重新下一轮计数，因此便构成从 00-59 计数，即 60 进制。此处，当十位为 6 时，即十位为 1为 1 时，清 c Q B Q 零，则用与门接出、，与门输出端接 RD,则当为 60 时就立刻被清零， c Q B Q 变成零，60 不出现。 3、由 74LS390 构成的 24 进制加计数器。 同理，对于 24 进制的加计数器，原理基本一样。低位计数器 U2（右）在 CPA 端时钟脉冲作用下作加计数，而只有当低位端由 1 变为 0 时（即十进制 D Q 循环一个周期） ，高位计数器 U1（左）才做加计数，

10、直到加到 6 那一刻由于置 零端此时开始有效，于是高位计数器重新回到 0，此时计数器显示 00，然后重 新下一轮计数，因此便构成从 00-24 计数，即 60 进制。此处，当十位为 2 个位 为 4 时，即十位为 1 个位为 1 时，清零，则用与门接出个位、十位 B Q c Q c Q ，与门输出端接 RD,则当为 24 时就立刻被清零，变成零， 24 不出现。 B Q 数字电子技术基础课程设计任务书 5 其原理图如图 1.4： 图 1.4 74LS390 构成的 24 进制加计数器 计时电路用与门实现进位功能，所用与门为74LS08. 1.2.2 译码显示电路译码显示电路 如果把 7 段数码

11、管的每一段都等效成发光二极管的正负两个极，那共 阳显示方式 就是把 abcdefg 这 7 个发光二极管的 正极连接在一起并接 正极 电源；它们的 7 个负极接到 7 段译码驱动电路 74LS47 的相对应的驱动端上 数字电子技术基础课程设计任务书 6 （也是 abcdefg） 。 1、由 74LS47 构成数码管的驱动电路 74LS47 芯片是一种常用的共阳极 七段数码管译码器 及驱动器，常用在 各种数字电路和单片机系统的显示系统中 ，74LS47 显示译码器的功能如下 表： 表 1.1 74LS47 的真值表 H=高电平 L=低电平 =不定 注： （1）当需要 0 到 15 的输出功能时，

12、灭灯输入（ BI）必须为开路或保 持在高逻辑电平 ，若不要灭掉十进制零，则动态灭灯输入（ RBI）必须开路 或处于高逻辑电平。 （2）当低逻辑电平直接加到灭灯输入（ BI）时，不管其它任何输入端 的电平如何，所有段的输出端都关死。 （3）当动态灭灯输入（ RBI）和 输入端 A、B、C、D 都处于低电平而 试灯输入(LT)为 高时，则所有段的输出端进入关闭且动态灭灯输出 （RBO）处于低电平（响应条件）。 （4）当灭灯输入/动态灭灯输出（ BI/RBO）开路或保持在高电平，且 数字电子技术基础课程设计任务书 7 将低电平加到试灯输入 (LT)时，所有段的输出端都得打开。 BI/RBO 是用作灭

13、灯输入（ BI）与/或动态灭灯输出（ RBO）的线与逻辑。 LT为试灯输入，当LT=0，B I /BR Y =1 时，若七段均完好，显示字形是 “8” ，该输入端常用于检查 74LS48 显示器的好坏; 当LT=1 时，译码器方可进 行译码显示。BR I 用来动态灭零，当 LT = 1 时， 且BR I =0，输入 A3A2A1A0=0000 时，则B I /BR Y =0 使数字符的各段熄灭，当译码输入不全为 0 时该位正常显示，本输入端用于消隐无效的 0；B I /BR Y 为灭灯输入/灭零输 出端，作为输入使用时，当 B I =0 时不管输入如何, 数码管不显示数字；作 为输出使用时，受

14、控于LT、BR I ， BR I 为控制低位灭零信号,当BR Y =1 时, 说明本位处于显示状态， 若BR Y =0, 且低位为零, 则低位零被熄灭。 该电路在应用中可以驱动共阳极的发光二极管或直接驱动白炽灯指示器。 7447 之输出系为驱动器设计，其逻辑 0 之吸入电流高达 40mA，故在 使用必须加入 330 左右电阻加以限流，以免过大电流流经LED 而烧毁显 示器。 74LS47 十位引脚图如下图： 图 1.5 74LS47 引脚图 数字电子技术基础课程设计任务书 8 2、共阳极七段显示译码管的引脚图如下： 图 1.6 共阳极七段显示译码管的引脚图 七段显示译码管要串上电阻才行，否则电

15、流过大会烧坏管子。 此处我们使用的是左边的一种共阳极七段显示译码管。 3、把六片的 LAMP 置高电平，译码器工作。具体电路如下： 图 1.7 计时电路 数字电子技术基础课程设计任务书 9 1.2.3 校时电路校时电路 对于秒校时电路，只需让连接秒计时电路的CP 无法输送到即可，待到 标准秒钟数字与停下秒针数字一样时就让秒钟恢复计时，即让秒钟计时电路 的 CP 重新可以输入即可。对于分及时校时电路，先让分及时计时电路停下 来，再进行校时即可，具体步骤为：首先让分及时计时电路的CP 停止输 入，再采用手动按键开关所产生的脉冲让分和时的计数电路可以进行数字的 调整。 秒脉冲校时电路如下图： 图 1

16、.8 秒脉冲校时电路 秒脉冲校时电路是用一个简单逻辑门电路 二输入与门电路，分别 实现脉冲 CP 的输入和停止输入。这个与门的一个输入端接使电路计时的C P 脉冲，另一个输入端接控制电路。如上图所示，当开关断开时，即按键开 关弹起时，与门的另一个输入端为高电平，与门打开，CP 脉冲正常输入； 当开关闭合式，即按键开关按下时，与门的另一个输入端为低电平，与门关 断，CP 脉冲不能正常输入。 正常计时时，令开关断开，即按键开关自然弹起；需要校时时，令开关 闭合，即使按键开关按下，当秒时钟停下所显示数字与标准数字一样时，令 秒时钟恢复行走，即再让按键开关恢复到自然的弹起状态。 数字电子技术基础课程设计任务书 10 分校时电路或时校时电路如下图： 图 1.9 分脉冲或时脉冲校时电路 分校时电路或时校时电路是用两个与非门及两个反相器来分别实现CP 的输入和停止输入以及校时功能的。如上图所示，两个与非门，当开关均断 开时，即按键开关都处于自然弹起状态时， CP 正常输入；当开关有一个闭 合即按键有一个开关按下时， CP 不能输入，