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1、第3章 触发器,2019/10/17,数字逻辑基础,2,本章要求,掌握触发器的基本类型及其状态描述 了解触发器的结构与工作原理 掌握触发器的基本应用电路,2019/10/17,数字逻辑基础,3,3.1 触发器的基本类型及其状态描述,触发器：具有记忆功能的逻辑单元 触发器（Flip-Flop）：由时钟信号触发引起输出状态改变，并且该状态在下一次被触发之前始终不会改变的器件 锁存器（Latch）：输出状态不是由时钟信号触发，或者虽然由时钟信号触发但在时钟信号的某个电平下输出会随着输入改变而改变的器件。有时也混称为触发器 四类触发器：RS，JK，D 和 T 触发器,2019/10/17,数字逻辑基础
2、,4,R-S 触发器（锁存器）,真值表,状态方程,结构原理图,2019/10/17,数字逻辑基础,5,状态表,激励表,2019/10/17,数字逻辑基础,6,带同步时钟的RS触发器及其逻辑符号（同步锁存器）,带同步时钟的RS触发器的时序波形,2019/10/17,数字逻辑基础,7,JK触发器,真值表,状态方程,2019/10/17,数字逻辑基础,8,激励表,状态表,2019/10/17,数字逻辑基础,9,D触发器,激励表,状态表,状态方程,真值表,2019/10/17,数字逻辑基础,10,T触发器,激励表,状态表,状态方程,真值表,2019/10/17,数字逻辑基础,11,触发器的转换,四种触
3、发器可以相互转换 一般情况下，触发器的转换需要增加组合电路 两种转换方法： 1、比较法 比较两个触发器的状态方程，找出转换关系 2、卡诺图法 将转换前的触发器的激励用转换后的输入以及输出表示，并利用卡诺图化简,2019/10/17,数字逻辑基础,12,比较法的例子：将 JK 触发器转换成 D 触发器 JK 触发器的状态方程：,D 触发器的状态方程,转换过程：,2019/10/17,数字逻辑基础,13,卡诺图法的例子：将 RS 触发器转换为 JK 触发器 解：求转换网络，就是求,JK 触发器的次态卡诺图表示了在 JK 的各种输入情况下的次态， RS 触发器的激励表表示了初、次态转换情况下 RS
4、输入的值。所以，将 RS 触发器的激励表代入 JK 触发器的次态卡诺图，可以得到从 RS触发器转换到 JK触发器的转换关系。,2019/10/17,数字逻辑基础,14,JK 触发器的次态卡诺图,RS 触发器的激励表,都是从初态0到次态0,转换结果,2019/10/17,数字逻辑基础,15,3.2 触发器的结构及其工作原理,按结构分类 锁存器、主从触发器、边沿触发器 按输入输出关系（状态方程）分类 RS型、JK型、D型、T型 四种类型的触发器可以相互转换 JK触发器和D触发器的功能最为完善。尤其是JK触发器，可以比较方便地构成其它各个类型的触发器 商品集成电路触发器中较多的是JK触发器和D触发器
5、 RS触发器（锁存器）作为所有触发器的基本构成部分，较多地出现在数字集成电路的内部结构中,2019/10/17,数字逻辑基础,16,锁存器,仅有 RS 锁存器和 D 锁存器两种,D 锁存器,2019/10/17,数字逻辑基础,17,D 锁存器的时序图,动作特点： CP = 1，输出 Q 的状态随着输入 D 的改变而改变 CP = 0，输出 Q 的状态被锁存 被锁存的状态是 CP 从 1 到 0 转变时刻的输入 D 的状态 由于在 CP =1 时，输出和输入的关系似乎是“透明”的，所以这个锁存器也被称为透明锁存器,2019/10/17,数字逻辑基础,18,JK 锁存器（实际不存在）,当 JK =
6、 11时，在 CP=1 期间，JK 锁存器将不断空翻。 能够保证触发器正常翻转的时钟脉冲的宽度应该不小于3tpd。但是，为了避免再次翻转，CP脉冲的宽度又不能大于3tpd。这个条件实际上是无法实现的，所以实际电路中只有 RS 锁存器和 D 锁存器，并不存在 JK 锁存器。,2019/10/17,数字逻辑基础,19,主从触发器,1、主从型RS触发器,2019/10/17,数字逻辑基础,20,2、主从型JK触发器,2019/10/17,数字逻辑基础,21,主从触发器的动作特点： 在 CP=1 期间采样，输出保持不变； 在 CP=0 期间输出，停止采样。 由于采样过程发生在整个 CP=1 期间，所以
7、要求在此期间输入保持稳定。否则将产生错误输出。,2019/10/17,数字逻辑基础,22,边沿触发器,在时钟脉冲的某个边沿采样，而与时钟稳定期间（高电平和低电平）的输入变化无关 克服主从触发器的固有缺陷 可以分为3种结构 维持-阻塞型结构 门电路延时型结构 主从型结构,2019/10/17,数字逻辑基础,23,维持-阻塞结构的RS触发器,若在CP脉冲上升沿前后一个很短的时间，SR = 01或10，则触发器的输出状态按照这个激励输入而改变，并在整个CP脉冲周期内得到保持，不会因为激励输入的改变而改变。 若在CP脉冲上升沿前后一个很短的时间，SR = 00或11，则触发器的输出状态或者可能在CP
8、= 1期间改变，或者不确定。,2019/10/17,数字逻辑基础,24,通过将RS触发器转换为D触发器， 可以保证S和R永远互补，从而避免了RS触发器的输出不确定现象 由于RS总是互补，所以可以省略一根阻塞线 输出状态取决于CP信号上升沿前后瞬间的激励输入D的状态,维持-阻塞结构的D触发器,2019/10/17,数字逻辑基础,25,通过直接置位端 SD 和直接复位端 RD （也称异步置位和异步复位），可以将触发器进行预置（即在整个系统开始运行之前设置触发器的初始状态）或强行复位。,带直接置位和直接复位的维持-阻塞型D触发器,2019/10/17,数字逻辑基础,26,维持-阻塞型的JK触发器不能
9、直接用维持-阻塞型RS触发器转换，原因是维持-阻塞RS触发器的功能不完善。但是可以通过将D触发器转换为JK触发器的办法来构成维持-阻塞型JK触发器。,维持-阻塞型JK触发器,2019/10/17,数字逻辑基础,27,CP信号经过两个延时不一样的途径到达同一个门电路的输入端，该门电路的输出在输入信号的特定边沿上产生一个冒险毛刺信号，利用这种基于门电路的延时特性的脉冲输出作为CP的边沿检测信号，并利用这个特性构成边沿触发器。,基于门电路的延时特性构成的边沿触发器,2019/10/17,数字逻辑基础,28,如果在主从结构的触发器中，主触发器始终“跟随” 激励输入的变化，但是不记录（即不会发生触发器触
10、发），则有以下工作过程： 一、在主触发器开通期间虽然主触发器的输出可能在变化，但由于从触发器此时封锁，不会影响触发器的最后输出。 二、在主触发器由开通向封锁转换的瞬间，主触发器可以将转换前瞬间的输出（反映了转换前瞬间的激励输入）传递给从触发器，使得从触发器的输出同转换前瞬间的输入相关。 三、在主触发器封锁期间，输入对从触发器的输出没有影响，使得从触发器的输出保持转换后的状态。,主从结构的边沿触发器,2019/10/17,数字逻辑基础,29,CMOS主从结构边沿触发D触发器,主触发器 CP0，跟随 CP1，记忆,从触发器 CP1，跟随 CP0，记忆,2019/10/17,数字逻辑基础,30,CM
11、OS主从结构边沿触发JK触发器,2019/10/17,数字逻辑基础,31,边沿触发器的动态特性,时钟周期 T clock ：能够使触发器正常工作的时钟脉冲周期 时钟频率 f clock：时钟周期的倒数 建立时间 t S ：激励输入在时钟脉冲有效边沿之前必需的稳定时间 保持时间 t H ：激励输入在时钟脉冲有效边沿之后必需保持稳定的时间 传输延迟时间 t PD ：从时钟脉冲有效边沿之后到触发器输出达到稳定所需要的时间,2019/10/17,数字逻辑基础,32,边沿触发器的典型动态特性参数,2019/10/17,数字逻辑基础,33,3.3 触发器的简单应用,计数器 计数是数字电路的一个基本功能。计
12、数器通常由一组触发器构成，该组触发器按照预先给定的顺序改变其状态。 同步计数器 所有触发器的状态改变是在同一个时钟脉冲的同一个有效边沿上发生。 异步计数器 计数器中的每个触发器的时钟部分或全部不同。,2019/10/17,数字逻辑基础,34,实际上由n个T 触发器构成,二进制异步加法计数器 （行波计数器）,2019/10/17,数字逻辑基础,35,二进制异步减法计数器（行波计数器）,2019/10/17,数字逻辑基础,36,关于行波计数器，比较容易混淆的是加法计数与减法计数对应的时钟来源以及触发沿的组合关系。通过波形图可以很方便地确定这些问题，现将它们的组合情况列表如下：,注意在应用上表的时候
13、，所有触发器都以 Q 作为计数器的输出。若以触发器的 作为计数器的输出，则加法计数和减法计数的关系恰恰颠倒。,行波计数器的时钟和计数状态的关系,2019/10/17,数字逻辑基础,37,由于二进制异步计数器的的时钟信号是前后级串联的，所以到达每个触发器的时钟信号不是同时的。这也是为何将它称为异步计数器（也有将它称为行波计数器）的原因。 因为每个触发器的时钟不同步，结果造成在CP有效边沿以后的一段时刻内计数值可能发生混乱。 例如，计数从7到8的转换过程，实际的转换为： 01110110010000001000,行波计数器计数过程中的不稳定暂态问题,2019/10/17,数字逻辑基础,38,环型计
14、数器,2019/10/17,数字逻辑基础,39,扭环型计数器,2019/10/17,数字逻辑基础,40,由一组触发器构成，主要功能是存储数据 要存储 n 位二进制数，需要 n 个触发器 根据输入或输出的模式，可分为并行方式和串行方式 并行方式：n 位二进制数一次存入或读出。只需要一个时钟脉冲即可完成数据操作，但是需要 n 根输入和输出数据线 串行方式：n 位二进制数以每次一位、分成 n 次存入或读出。只需要1根输入和输出数据线，但要使用 n 个时钟脉冲完成输入或输出操作 将两种模式加以交叉，可以得到四种不同模式的寄存器：并行输入/并行输出；串行输入/串行输出；并行输入/串行输出以及串行输入/串
15、行输出,寄存器,2019/10/17,数字逻辑基础,41,公共控制框,并行输入/并行输出寄存器,2019/10/17,数字逻辑基础,42,串行输入/串行输出寄存器（移位寄存器）,2019/10/17,数字逻辑基础,43,左移与右移 MSB（Most Significant Bit）：一个数据的最高位 LSB（Least Significant Bit）：一个数据的最低位 左移：首先移入或移出移位寄存器的是MSB 右移：首先移入或移出移位寄存器的是LSB 具体执行哪种操作取决于最高位位置的指定,2019/10/17,数字逻辑基础,44,累加器,2019/10/17,数字逻辑基础,45,本章概要,
16、触发器的基本特性是： 1、具有两个稳定的输出状态， 2、可以在输入信号的作用下改变状态。 所以，触发器具有记忆作用。,2019/10/17,数字逻辑基础,46,按照逻辑功能的不同，触发器可以分为RS、JK、D和T四种类型。不同逻辑功能的触发器之间可以相互转换。 按照电路结构的不同，触发器可以分为同步触发器和异步触发器两大类，其中同步触发器又可以分为锁存器、主从触发器和边沿触发器三种类型。 必须分清这两种分类的区别：逻辑功能表示触发器的输出状态与输入的逻辑关系，电路结构决定了触发器的动作特点。所以，相同的电路结构类型可以构成不同逻辑功能的触发器，相同逻辑功能的触发器也可能有不同的电路结构类型。,2019/10/17,数字逻辑基础,47,触发器是时序逻辑电路中的一个及其重要的部件，熟练掌握触发器的逻辑功能和动作特性是十分必要的 直接运用触发器可以构成异步计数器和各种寄存器等，这些单元电路广泛应用在各种电子设备和计算机中,第3章结束,
