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1、第9章电子系统设计实践,9.1 等精度频率计设计,在此完成的设计项目可达到的指标为：,（1）频率测试功能：测频范围0.1Hz100MHz。测频精度：测频全域相对误差恒为百万分之一。,（2）脉宽测试功能：测试范围0.1s1s，测试精度0.01s 。,（3）占空比测试功能：测试精度199。,9.1 等精度频率计设计,9.1.1 主系统组成,图9-1 频率计主系统电路组成,9.1 等精度频率计设计,9.1.2 测频原理,图9-2 等精度频率计主控结构,设在一次预置门时间Tpr中对被测信号计数值为Nx，对标准频率信号的计数值为Ns，则下式成立：,12-1,不难得到测得的频率为：,12-2,图9-3 频
2、率计测控时序,9.1.3 FPGA/CPLD开发的VHDL设计,占空比 = 12-3,【例9-1】 LIBRARY IEEE; -等精度频率计 USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY GWDVPB IS PORT (BCLK : IN STD_LOGIC; -CLOCK1 标准频率时钟信号 TCLK : IN STD_LOGIC; - 待测频率时钟信号 CLR : IN STD_LOGIC; - 清零和初始化信号 CL : IN STD_LOGIC; -预置门控制 SPUL : IN STD_LO
3、GIC; -测频或测脉宽控制 START : OUT STD_LOGIC; EEND : OUT STD_LOGIC; -由低电平变到高电平时指示脉宽计数结束 SEL : IN STD_LOGIC_VECTOR(2 DOWNTO 0); -多路选择控制 DATA : OUT STD_LOGIC_VECTOR(7 DOWNTO 0); -位数据读出 END GWDVPB; 接下页,ARCHITECTURE behav OF GWDVPB IS SIGNAL BZQ,TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0);-标准计数器/测频计数器 SIGNAL ENA,PUL :
4、STD_LOGIC; - 计数使能/脉宽计数使能 SIGNAL MA,CLK1,CLK2,CLK3 : STD_LOGIC ; SIGNAL Q1,Q2,Q3,BENA : STD_LOGIC; SIGNAL SS : STD_LOGIC_VECTOR(1 DOWNTO 0); BEGIN START 0 ) ; ELSIF BCLKEVENT AND BCLK = 1 THEN IF BENA = 1 THEN BZQ = BZQ + 1; END IF; END IF; END PROCESS; TF : PROCESS(TCLK, CLR, ENA) -待测频率计数器，测频计数器 接下页
5、,BEGIN IF CLR = 1 THEN TSQ 0 ); ELSIF TCLKEVENT AND TCLK = 1 THEN IF ENA = 1 THEN TSQ = TSQ + 1; END IF; END IF; END PROCESS; PROCESS(TCLK,CLR)-计数控制使能，CL为预置门控信号，同时兼作正负脉宽测试控制信号 BEGIN IF CLR = 1 THEN ENA = 0 ; ELSIF TCLKEVENT AND TCLK = 1 THEN ENA = CL ; END IF; END PROCESS; MA = (TCLK AND CL) OR NOT(
6、TCLK OR CL) ; -测脉宽逻辑 CLK1 = NOT MA; CLK2 = MA AND Q1; CLK3 = NOT CLK2; SS = Q2 接下页,DD3: PROCESS(CLK3,CLR) BEGIN IF CLR = 1 THEN Q3 = 0 ; ELSIF CLK3EVENT AND CLK3 = 1 THEN Q3 = 1 ; END IF; END PROCESS; PUL =1 WHEN SS=“10“ ELSE -当SS=“10“时，PUL高电平，允许标准计数器计数， 0 ; -禁止计数 EEND =1 WHEN SS=“11“ ELSE-EEND为低电平时
7、，表示正在计数，由低电平变到高电平 0 ; -时，表示计数结束，可以从标准计数器中读数据了 BENA =ENA WHEN SPUL=1 ELSE-标准计数器时钟使能控制信号，当SPUL为1时，测频率 PUL WHEN SPUL = 0 ELSE -当SPUL为0时，测脉宽和占空比 PUL ; END behav;,例9-1的原理图,带括号的信号为端口信号,等精度测频率专用芯片,9.2 高速A/D采样控制设计,图9-4 TLC5510引脚图,引脚功能如下： clk：时钟信号输入。 Analog In：模拟信号输入。 D1D8：转换数据输出。 Reft、Refb、Refts、Refbs：参考电压基
8、准输入。 OE：输出使能，低电平有效。 DGND、VDDD：数字地、数字电源端。 AGND、VDDA：模拟地、模拟电源端。,9.2 高速A/D采样控制设计,图9-5 TLC5510采样时序图,9.2 高速A/D采样控制设计,图9-6 TLC5510采样控制状态图,Adck：提供A/D采样时钟。 Adoe：TLC5510的输出使能，一直有效。 Data：采样数据输出。 Dclk：用来同步Data的输出，可以作为下一级的Data锁存信号。,图9-7 TLC5510采样控制器模块图,【例9-2】- TLC5510 采样控制。 library IEEE; use IEEE.STD_LOGIC_1164
9、.ALL; entity ad5510 is port( rst : in std_logic; - 复位 clk : in std_logic; - 采样控制 Clock 输入 d : in std_logic_vector(7 downto 0); - 8位A/D数据 ADck : out std_logic; - TLC5510的CLK ADoe : out std_logic; - TLC5510的OE data : out std_logic_vector(7 downto 0); - 8位数据 dclk : out std_logic ); - 数据输出锁存信号 end ad551
10、0; architecture ADCTRL of ad5510 is type adsstates is (sta0,sta1); signal ads_state,next_ads_state : adsstates; signal lock : std_logic; begin ads : PROCESS( ads_state) - A/D 采样控制状态机 BEGIN CASE ads_state IS WHEN sta0 = ADck ADck=0; lock=0; dclk=1; 接下页,next_ads_state ADck 0); ELSIF lockEVENT AND lock
11、=1 THEN data = D ; END IF; END PROCESS ; ADoe = 0; end ADCTRL;,9.2 高速A/D采样控制设计,图9-8 A/D转换仿真波形,【例9-3】 - TLC5510 采样控制。 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity adctrl is port( rst : in std_logic; - 复位 clk : in std_logic; - 采样控制 Clock 输入； d : in std_logic_vector(7 downto 0);- 8位A/D数据 ADck : ou
12、t std_logic; - TLC5510的CLK ADoe : out std_logic; - TLC5510的OE data : out std_logic_vector(7 downto 0);- 8位数据 dclk : out std_logic); end adctrl; architecture logi of adctrl is signal lock : std_logic; begin lock 0); ELSIF lockEVENT AND lock=1 THEN data = D ; END IF; END PROCESS ; ADoe = 0; end logi;,
13、9.3 VGA图像显示控制器设计,对于普通的VGA显示器，其引出线共含5个信号：,R、G、B： 三基色信号,HS： 行同步信号,VS： 场同步信号,对这5个信号的时序驱动，对于VGA显示器要严格遵循“VGA工业标准”，即64048060Hz模式，否则会损害VGA显示器。,9.3 VGA图像显示控制器设计,图9-9 VGA行扫描、场扫描时序示意图,9.3 VGA图像显示控制器设计,VGA工业标准要求的频率：,时钟频率（Clock frequency） ：25.175 MHz （像素输出的频率）,行频（Line frequency）：31469 Hz,场频（Field frequency ） ：5
14、9.94 Hz （每秒图像刷新频率）,9.3 VGA图像显示控制器设计,VGA工业标准显示模式要求：,行同步、场同步都为负极性，即同步头脉冲要求是负脉冲。,9.3 VGA图像显示控制器设计,图9-10 VGA图像控制器框图,9.3 VGA图像显示控制器设计,图9-11 FPGA模块实体,9.3 VGA图像显示控制器设计,颜色编码如下：,9.4 直接数字合成器（DDS）设计,正弦信号发生器，它的输出可以用下式来描述：,12-4,用基准时钟clk进行抽样，令正弦信号的相位：,12-5,在一个clk周期Tclk，相位的变化量为：,12-6,9.4 直接数字合成器（DDS）设计,为了对进行数字量化，把
15、切割成2N份，由此每个clk周期的相位增量用量化值来表述：,且 为整数,与12-6式联立，可得：,12-7,9.4 直接数字合成器（DDS）设计,信号发生器的输出可描述为：,12-8,其中 指前一个clk周期的相位值，同样得出,12-9,9.4 直接数字合成器（DDS）设计,图9-12 基本DDS结构,【例9-4】 - DDSC： DDS主模块 library IEEE; use IEEE.STD_LOGIC_1164.all; use IEEE.STD_LOGIC_UNSIGNED.all; use ieee.std_logic_arith.all; library lpm; - Altera LPM use lpm.lpm_components.all; entity ddsc is - DDS主模块 generic( freq_width : integer := 32; - 输入频率字位宽 phase_width : integer := 12; - 输入相位字位宽 adder_width : inte
