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1、计算机组成原理,多层次的存储系统,存储器概述,存储位元：存储器中最小的存储单位，是一个双稳态半导体电路或一个CMOS晶体管或磁性材料，有两个状态，可存储一个二进制位。 存储单元：由若干个存储元组成，有固定长度，可以是字长或字节。 存储器：由许多存储单元组成，统一编址。 在主存中为了指出存储位置，要给每个存储单元一个编号，称为地址。如果给每个机器字编址，称为字寻址。如果给每个字节编址，称为字节寻址。,存储器分类,存储介质 半导体存储器; 磁表面存储器。 状态改变的快慢决定了存取速度 存储方式 随机存储器 任何存储单元的内容都能被随机存取，且存取时间和存储单元的物理位置无关。 顺序存储器 只能按某
2、种顺序来存取，存取时间和存储单元的物理位置有关。,存储器分类,存取功能可变性 只读存储器(ROM) 存储的内容固定不变，只能读出而不能写入。 随机读写存储器(RAM) 既能读出又能写入。 信息的易失性 非永久记忆存储器 断电后信息即消失。如RAM 永久记忆存储器 断电后仍能保存信息。如磁盘 系统中的作用 可分为主存储器、辅助存储器、高速缓冲存储器、控制存储器等。,存储器的分级结构,为了要求容量大，速度快，成本低，目前通常采用多级存储器体系结构，即使用高速缓冲存储器、主存储器和外存储器。,存储器的分级结构,高速缓冲存储器：简称Cache，高速存取指令和数据，存取速度快，但价格贵，存储容量小，现在
3、还使用多级Cache 主存储器：简称主存，存放计算机运行期间的大量程序和数据，速度较快，容量有限。 外存储器：简称外存，存放系统程序和大型数据文件及数据库，存储容量大，位成本低，但速度慢。,主存储器的技术指标,存储容量：在一个存储器中可以容纳的存储单元总数， 反映了存储空间的大小，单位 字数，字节数 KB,MB,GB,TB 存取时间：启动到完成一次存储器操作所经历的时间，决定了主存的速度，单位 ns 存储周期：连续启动两次操作所需间隔的最小时间，反映了主存的速度 ，单位 ns 存储器带宽：单位时间里存储器所存取的信息量, 是数据传输速率技术指标 单位 位/秒，字节/秒,随机读写存储器,分为静态
4、和动态两种。它们是组成存储器的基础和核心。 存取速度快，存储体积小，可靠性高，价格低廉；断电后不能保存信息。 SRAM存储器：由两个MOS反相器交叉耦合而成的触发器, 有两个稳定的状态，分别表示一位二进制。 DRAM存储器：利用电容中存储的电荷暂时存储信息，需要不断刷新，集成度高，但速度较慢,六管SRAM存储元,MOS 管高电平导通，低电平截止。A，B两点电位总是互为相反。 写操作 读操作 读写操作必须X/Y译码线同时有效,单管动态存储元,单管动态存储元电路由一个管子T1和一个电容C构成 写入 读出 读出是破坏性的，要立即按读出信息予以充电再生。 它元件数量少，集成度高，但需要有高鉴别能力的读
5、出放大器配合工作，外围电路比较复杂。,只读存储器,简称ROM，只能读出，不能写入。具有不易失性。 分为三类： 掩模式：数据在芯片制造过程中就确定 可靠性和集成度高，价格便宜 不能重写 一次编程(PROM)：用户可以根据需要自行改变产品中某些存储元,只能一次性改写 多次编程(EPROM)：可以用紫外光照射或电的方法多次改写ROM中的内容,光擦可编程只读存储器,仍然通过字线和位线控制，存储元接通为0，断开为1。 有4种工作方式：读、未选中、功率下降、编程,存储器的组成,存储体：大量存储单元的集合，需解决寻址，驱动，控制等问题 地址译码器： 驱动器: I/O电路： 片选: 读/写控制： 输出驱动电路
6、:,地址译码器,根据n位地址选择2n线中之一 单译码：适用于小容量存储器，只有一个地址译码器 双译码：适用于大容量存储器，有X向和Y向两个译码器。,SRAM实例-2114(1K*4),存储器对外呈现三组信号线，即地址线、数据线、读/写控制线 64*64阵列 4位DB,10(6+4)位AB,CS WE,DRAM实例-2116 (16K*1 ),128*128的阵列。 需要14位地址，但仅提供7根地址线，需要分时传送地址,EPROM实例- 2716(2K*8),11根地址线，7条行译码，4条列译码 8根数据线,存储器与CPU连接,CPU对存储器进行读/写操作，首先由地址总线给出地址信号，然后要发出
7、读操作或写操作的控制信号，最后在数据总线上进行信息交流，因此要分别完成地址线、数据线和控制线的连接。 存储器芯片的容量是有限的,为了满足实际存储器的容量要求，需要对存储器进行扩展。 使用多片存储器需要电路确定各片地址空间等,位扩展法,只加大字长，而存储器的字数与存储器芯片字数一致,对片子没有选片要求，地址线全部接入芯片，数据线分别接入总线,字扩展法,仅在字向扩充，位数不变.需由片选信号来区分各片地址。数据线全部接入芯片，地址线分片内、片外两组，低位进芯片，进行片内寻址，高位进译码器选片。,字位同时扩展法,地址总线的宽度决定了存储器的存储容量，数据总线的宽度决定了存储器的字长。 一个存储器的容量
8、假定为MN位，若使用Lk 位的芯片LM,kN，需要在字向和位向同时进行扩展。此时共需要(M/L(N/k)个存储器芯片 数据线根据所在的位接入数据总线，地址线也需分组，高位进译码器选片，低位进芯片选存储单元。,存储器的读、写周期,在连接时,CPU控制信号与存储器的读、写周期之间的配合问题是非常重要的。 读周期,存储器的读、写周期,写周期: 写入的时序信号必须同步。当R/W线负脉冲时，地址线和数据线必须稳定，不能改变。数据立即被存储于地址线对应的单元。,DRAM的刷新,“读出”即刷新。 启动一行线可以完成整行同时刷新，依次处理每一行。需要刷新地址计数器。 刷新周期：从上一次对整个存储器刷新结束到下
9、一次对整个存储器全部刷新一遍为止的时间间隔。一般要求是2,4,8ms。,DRAM的刷新,集中式刷新：在刷新间隔内，集中时间一次性逐行刷新整个存储器，它适用于高速存储器。存在死时间。 分散式刷新：每个存储周期除了完成读/写操作或维持信息外，还进行一行的刷新操作。系统速度变慢。 异步式刷新：是前两种方式的结合。满足刷新周期要求，隔一定时间刷新一行。,DRAM的刷新,存储器控制电路,DRAM需要硬件电路的支持刷新，包括刷新计数器、刷新/访存裁决、刷新控制逻辑等。这些控制线路形成DRAM控制器，它同时实现与CPU的连接，将存取、数据、地址等信号变换成适合DRAM片子的信号。,主存储器组成实例,采用W4
10、006AF和(1M*4bit存储块)*8为一组)*4构成的16M 80386主存储器 80386没有A0A1线，用BE0-BE3取而代之，以支持字节、双字节、四字节存取。 A2-A11MA01-MAb1,MA01-MAb1A0-A9(片内) A12-A31RAS0-RAS3RAS(选组) BE0-BE3CAS0-CAS15CAS(选片),主存储器组成实例,主存物理地址的存储空间分布,系统中应同时拥有RAM和ROM。 为保持系统软件继承性，存储空间分成基本内存、保留内存、扩展内存几部分,主存储器组成实例,例：CPU的地址总线16根(A0为低位)，双向数据总线8根，控制总线中与主存有关的信号有MR
11、EQ(允许访存， 低电平有效)，R/W(高电平为读命令，低电平为写命令)。 主存地址空间分配如下：08191为系统程序区，由只读存储芯片组成；819232767为用户程序区；最后(最大地址)2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。,主存储器组成实例,现有如下存储器芯片：EPROM：8K8位(控制端仅有CS);SRAM：16K1位，2K8位，4K8位，8K8位.请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑(可选用门电路及38译码器74LS138)与CPU 的连接，说明选哪些存储器芯片，选多少片 根据给定条件，选用EPROM：8K8位芯
12、片1片。SRAM：8K8位芯片3片，2K8位芯片1片。 38译码器仅用Y0，Y1，Y2，Y3和Y7输出端，且对最后的2K8位芯片还需加门电路译码。,主存储器组成实例,高性能主存储器EDRAM,又称增强型DRAM芯片，它在DRAM 芯片上集成了一个SRAM实现的小容量高速缓冲存储器，使系统不必每次都从慢速的DRAM存取。 1M*4芯片分两次输入20位地址，先11位选行，整行的512(=29)*4位信息被送入快速的SRAM保存，它对成块传送非常有利。 如果连续的地址高11位相同(通过比较器比较)，那么连续变动的9位列地址就会使SRAM中相应位组连续读出，这称为猝发式读取。 它还可以在SRAM读出期
13、间可同时对DRAM阵列进行刷新。芯片内的数据输出路径与输入路径是分开的，允许在写操作完成的同时来启动同一行的读操作。,高性能主存储器EDRAM,高性能主存储器EDRAM,EDRAM内存条：一片EDRAM的容量为1M4位，8片这样的芯片可组成1M32位的存储模块。 8个芯片共用片选信号Sel、行选通信号RAS、刷新信号Ref和地址输入信号A0A10。当某模块被选中，此模块的8个EDRAM芯片同时动作，8个4位数据端口D3D0同时与32位数据总线交换数据，完成一次32位字的存取。 上述存储模块本身具有高速成块存取能力,这种模块内存储字完全顺序排放，以猝发式存取来完成高速成块存取的方式，在当代微型机
14、中获得了广泛应用。被做成内存条。,闪速存储器,一种高密度、非易失性的读/写半导体存储器，它突破了传统的存储器体系，改善了现有存储器的特性。 特点：固有的非易失性，廉价的高密度，可直接执行，固态性能。 在EPROM功能基础上增加了电路的电擦除和重新编程能力。,闪速存储器,28F256A(32K*8)有存储元阵列、行/列译码器、数据/地址锁存器、输入/输出缓冲器等，还有包括指令寄存器在内的控制和定时逻辑，其作用是：保证TTL电平的控制信号输入；在擦除和编程过程中稳定供电；最大限度的与EPROM兼容。 片选信号CE，输出允许信号OE用于控制数据的输出。 读操作: 写操作: 输出禁止操作: 等待操作:
15、,闪速存储器,闪速存储器与CPU的连接,地址总线和控制总线由CPU发向存储器和接口逻辑，数据总线为双向总线。 和依靠磁盘的存储器系统相比，闪速存储器可提供高性能、低功耗、高可靠性和瞬间启动能力，会使存储系统带来革命性变化。,高速存储器Cache,由于CPU和主存储器在速度上不匹配，而且在一个CPU周期中可能需要用几个存储器字，这使CPU等待存储器读写操作，限制了高速计算，是现代计算机系统的主要瓶颈。 可以采取一些加速CPU和存储器之间有效传输的特殊措施。如：采用更高速主存或增加字长，采用并行操作的双端口存储器，采用交叉存储器，采用Cache,双端口存储器,它提供了两个相互独立的端口，即左端口右
16、端口。分别具有各自的地址线、数据线和控制线，可以错时地对存储体中任何位置上的数据进行独立的存取操作。 当两个端口的地址不相同时，不会发生冲突。每一个端口都有自己的片选控制和输出驱动。 当两个端口同时存取存储器同一存储单元时，便发生读写冲突。为解决此问题，特设置了BUSY标志。由片上的判断逻辑决定对哪个端口优先进行读写操作，而暂时关闭另一个被延迟的端口。,双端口存储器,多模块交叉存储器,一个由若干个模块组成的主存储器是线性编址的。 顺序方式：连续地址在同一个模块中，某个模块连续存取时，其他模块不工作，各模块串行工作，存储器的带宽受到了限制。 某一模块出现故障时，其他模块可照常工作，通过增添模块来扩充存储器容量比较方便。 地址码的高位字段译码选择不同的模块,低位字段指向相应模块内的存储字。,多模块交叉存储器,多模块交叉存储器,交叉方式：连续地址分布在相邻的不同模块内，同一个模块内的地址都是不连续的。对连续字的成块传送可实现多模块流水式并行存取，大大提高存储器的带宽。 CP
