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1、,第七章 可编程逻辑器件,2,第七章 可编程逻辑器件,7.1概述 7.2可编程逻辑器件基础 PLD逻辑表示法 逻辑阵列的PLD表示法应用举例 7.3 通用阵列逻辑GAL,3,7.1 概 述,可编程专用集成电路ASIC(Application Specific Integrated Circuit) 是面向用户特定用途或特定功能的大规模、超大规模集成电路。 分类：按功能分为数字的、模拟的、数字和模拟混和三种。按制造方式分为全定制、半定制ASIC、可编程三种。,4,根据芯片的集成度和结构复杂度分类,简单可编程逻辑器件SPLD：集成度小于PALCE22V10或 GAL22V10的PLD。 特点是都具
2、有可编程的与阵列、不可编程的或阵列、输出逻辑宏单元OLMC和输入输出逻辑单元IOC。 复杂可编程逻辑器件CPLD:集成度大于PAL22V10或GAL22V10的PLD都可视为CPLD。 CPLD在集成度和结构上呈现的特点是具有更大的与阵列和或阵列，增加了大量的宏单元和布线资源，触发器的数量明显增加。,5,根据芯片的集成度和结构复杂度分类,现场可编程逻辑门阵列 FPGA：现场可编程门阵列FPGA是集成度和结构复杂度最高的可编程ASIC。 运算器、乘法器、数字滤波器、二维卷积器等具有复杂算法的逻辑单元和信号处理单元的逻辑设计可选用FPGA实现。,6,按制造技术和编程方式进行分类,双极熔丝制造技术的
3、可编程ASIC(Lattice的PAL系列) EECMOS制造技术的可编程ASIC(Lattice的GAL和ispLSI / pLSI) SRAM制造技术的可编程ASIC(Xilinx的FPGA，Altera的FPGA) 反熔丝制造技术的可编程ASIC(Actel的FPGA),7,按制造技术和编程方式进行分类,双极熔丝和反熔丝ASIC通常称为OTP(one time programming)器件而采用EECMOS和SRAM制造技术的可编程ASIC具有用户可重复编程的特性，可以实现电擦电写。,8,按制造技术和编程方式进行分类,用SRAM技术制造的FPGA则具有数据挥发性，又称易失性。 具有挥发性
4、的FPGA ，当系统断电或掉电后，写入FPGA中的编程数据要丢失。因此，必须把要下载到FPGA的数据借用编程器固化到与其联用的EPROM或EEPROM中，待重新上电时，芯片将编程数据再下载到FPGA中。 FPGA的数据挥发性，决定有些环境不宜选用。,9,可编程ASIC的编程方式,可编程ASIC的编程方式有两种： 采用专用编程器进行编程 在系统编程 甩掉了专用编程器，而且也不用将芯片从电路系统取下，只利用计算机和一组下载电缆就可以在系统编程。 Lattice和Xilinx等几家大公司现在都有在系统可编程ASIC产品。在系统编程方式方便了用户。,10,可编程ASIC的一般开发步骤,设计输入(ent
5、ry) 功能模拟(function simulation) 逻辑分割(partitioning) 布局和布线(place and routing) 时间模拟(timing simulation) 写入下载数据(download),11,ASIC开发步骤流程图,12,TOPDOWN设计思想,自顶向下（TOPDOWN）设计首先是从系统级开始入手。把系统分成若干基本单元模块，然后再把作为基本单元的这些模块分成下一层的子模块。,图7-2top-down设计图,13,TOPDOWN设计思想,采用TOPDOWN层次结构化设计方法，设计者可在一个硬件系统的不同层次的模块下进行设计。总体设计师可以在上层模块级
6、别上对其下层模块设计者所做的设计进行行为级模拟验证。 在TOPDOWN的设计过程中，划分每一个层次模块时要对目标模块做优化，在实现模块时要进行模拟仿真。虽然TOPDOWN的设计过程是理想的，但它的缺点是得到的最小可实现的物理单元不标准，成本可能较高。,14,BOTTOMUP设计思想,BOTTOMUP层次结构化设计是TOPDOWN设计的逆过程。 它虽然也是从系统级开始的，即从图7-2中设计树的树根开始，但在层次模块划分时，首先考虑的是实现模块的基本物理单元是否存在，划分过程必须是从存在的基本单元出发。,15,BOTTOMUP设计思想,设计树最末枝上的单元要么是已经制造出的单元，要么是已经开发成功
7、的单元，或者是可以买得到的单元。 自底向上(BOTTOMUP)的设计过程采用的全是标准单元，通常比较经济。 但完全采用自底向上的设计有时不能完全达到指定的设计目标要求。,16,BOTTOMUP设计思想,用可编程ASIC实现一个好的电子系统设计通常采用TOPDOWN和BOTTOMUP两种方法的结合，充分考虑设计过程中多个指标的平衡。,17,设计库及库元件,在层次设计中所用的模块有两种： 预先设计好的标准模块 由用户设计的具有特定应用功能的模块 前者一般要存放在EDA开发系统中各种类型的文件库之中，后者必须经过模型仿真和调试证明无误后，建立一个图形符号存放在用户的设计库中准备在更上层的设计中使用。
8、,18,设计库及库元件,设计库中比较高级的模块一般由两个模型构成： 模块的图形符号 模块的功能模型 图形符号在建立原理图时使用，功能模型在逻辑模拟仿真时使用。,19,设计库及库元件,模块的功能模型可以是逻辑图形式，也可以是VHDL描述的，还可以是真值表或逻辑方程式描述的。 一个已知的图形符号可以用来代表一个或几个功能模型，这些模型的功能相同，参数可以不同。例如2输入与非门7400、74LS00，74S00，功能相同，但是传输延时，功耗不相同。,20,画层次原理图,画层次原理图类似于用逻辑门符号画一个逻辑图，先将选用的模块符号和连结器符号放在画页上，然后用连线将它们连结起来，最后将选用的符号名放
9、在相应的模块及其结点上。 选用符号名要注意遵循以下规则：一般把在一个层次原理图中所使用的模块的每一个拷贝叫做这个模块的例化。,21,画层次原理图,为了模拟仿真和建立设计文件，每个例化都要起一个名字。,位全加器模块FA4起名为Adder。,22,画层次原理图,Adder的模块由4个一位全加器子模块FA1实现，这四个子模块分别起名为add0、add1、add2、add3。,23,画层次原理图,构成一位全加器的各个逻辑门及其信号线也要起一个名，它们的名字分别是1、2、A1、A2、A3、R1。,24,画层次原理图,为了调试或模拟仿真，常常要研究模块中的一个指定信号。例如，假设要研究图7-3中位全加器F
10、A1的工作情况，需要观察完整系统模拟时的信号x1的值。 因为有个FA1的例化，例化名称要被合并成如下的信号名，顶层模块名次层模块名：信号名。因此，要监视全加器add2这个例化中信号线x1的时候，这个信号名应该写成Adderadd2：x1通过上述的书写规则，就可指定顶层模块中adder中的模块add2的信号x1，这个起名规则可以扩展到任何一个层次。,25,层次联接器符号和总线,为了建立层次原理图，一个抽象级别的模块输入和输出引脚的名称要与次层模块原理图相应信号的名称保持唯一性或者一致性，如图7-所示。,输入连接器,输出 连接器,26,层次联接器符号和总线,当模块有多重输入和输出信号时，层次的相互
11、连接器画成如图7-5所示的总线形式。,A(3:0)=A(3) A(2) A(1) A(0) B(3:0)=B(3) B(2) B(1) B(0) S(3:0)=S(3) S(2) S(1) S(0),27,层次联接器符号和总线,为了进一步简化模块原理图画法，有时常常在模块上定义多重引脚，如图7-5(b)所示。,每个多重引脚代表一组相关信号的集合，允许把总线直接联接到模块的引脚上，但是必须清楚每条总线代表的是4个信号的联接。,28,层次化设计的模拟,采用层次设计实现的系统必须进行设计模拟和验证。一个层次设计中最底层的元件或模块必须首先进行模拟仿真，当其工作正确之后，再进行高一抽象级别模块的模拟仿
12、真。最后还要对最上层系统进行模拟仿真，最终完成系统设计。,29,层次化设计的模拟,在模拟仿真时，首先要将模块用相应的电路来代替，称为展平，展平工作一直做到最底层模块都用基本的逻辑门实现为止。 在展平过程中所有元件及所有的信号线都必须有指定过的名称。 模拟仿真结果可以是给出正确的波形，也可以是给出一些时延参数。图给出的是用总线表示的波形。,30,层次化设计的模拟,图给出的是用总线表示的波形。,表格形式的模拟值,波形表示的模拟值,31,7.2 可编程逻辑器件基础,PLD的逻辑表示 PLD中阵列及其阵列交叉点的逻辑表示 PLD中基本逻辑单元的PLD表示 逻辑阵列的PLD表示法应用举例,32,PLD的
13、逻辑表示,PLD中阵列及其阵列交叉点的逻辑表示 PLD中阵列交叉点的逻辑表示 PLD中与阵列和或阵列的逻辑表示,33,PLD中阵列交叉点的逻辑表示,PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。,(a)表示实体连结，就是行线和列线在这个交叉点处实在连接，这个交叉点是不可编程点，在交叉点处打上实心点。,34,PLD中阵列交叉点的逻辑表示,PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。,(b)表示可编程连接。无论或 表示该符号所在行线和列线交叉处是可编程点，具有一个可编程单元。,35,PLD中阵列交叉点的逻辑表示,PLD逻辑阵列中交叉点的连接方式采用图7-7所示
14、的几种逻辑表示。,在采用熔丝工艺的PLD器件中，器件出厂后用户编程之前，所有可编程点处的熔丝都处于接通状态，习惯上都用表示熔丝接通，因此可编程点上处处都打或 。,36,PLD中阵列交叉点的逻辑表示,PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。,PLD器件被用户编程后，可编程点上的熔丝有的烧断，有的接通。编 程后可在编程点上仍打有，这时的表示可编程点被编程后熔丝接通。,37,PLD中阵列交叉点的逻辑表示,PLD逻辑阵列中交叉点的连接方式采用图7-7所示的几种逻辑表示。,熔丝烧断的可编程点上的消失，行线和列线不相接，这种情况用图 (c)表示。,38,PLD中与阵列和或阵列的逻辑
15、表示,与阵列如图(a)所示。,在二极管与门的各支路与输出之间接入熔丝。熔丝保留的各支路的输入为有效输入，输出F是熔丝保留各支路输入的与逻辑函数。图 (b)是PLD表示。,图 (a)和图 (b)是熔丝全部保留的与阵列表示情况。,F(A，B，C)=0。,39,PLD中与阵列和或阵列的逻辑表示,图 (c)是烧断3个熔丝的情况，图 (d)是图 (c)的PLD表示。,40,PLD中与阵列和或阵列的逻辑表示,可编程或阵列，其构成原理与可编程的与阵列相同。,41,PLD中与阵列和或阵列的逻辑表示,可编程或阵列，其构成原理与可编程的与阵列相同。,42,PLD的逻辑表示,PLD中基本逻辑单元的PLD表示 输入缓
16、冲器和反馈缓冲器 输出极性可编程的异或门 地址选择可编程的数据选择器 可编程数据分配器的逻辑表示 激励方式可编程的时序记忆单元的PLD表示 PLD中与阵列的缺省表示 双向输入/输出和反馈输入的逻辑表示,43,输入缓冲器和反馈缓冲器,在PLD中有二种特殊的缓冲器，它们是输入缓冲器和反馈缓冲器，这二种缓冲器有相同的电路构成，图7-10给出它们的PLD表示，它们是单输入、双输出的缓冲器单元，一个是高有效输出端，即同极性输出端。另一个是低有效输出端，即反极性输出端。,44,输入缓冲器和反馈缓冲器,与曾经学过的输出三态缓冲器不同，虽然输出三态缓冲器也有三个端，但只有一个输入和一个输出端，另一个是使能控制端。原则上说，输出三态缓冲器有二个输入端一个输出端。注意二者之间的区别。 输入缓冲器和反馈缓冲器输出只有0、1两个逻辑状态。而输出三态缓冲器除了有0、1两个逻辑状态外，还有一个称为高阻(Z)的状态。,45,输出极性可编程的异或门,在PLD中为了实现输出极
