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1、数字电路 一、单项选择题（将正确答案填入答题栏内。每小题 1 分，共 15 分）1、 下列 3 个数对应的十进制数最大的是（ C ）A、30 8 B、10110 2 C、 001010008421 D、154、下列表示逻辑函数的方法中，形式不唯一的是（ ）A、真值表 B、卡诺图 C、逻辑图5、逻辑函数化简的结果是（ ）A、唯一的 B、不唯一 C、A 和 B 都不对6、逻辑函数 F(A,B,C)=AB+BC+AC 的最小项标准式为（ ）A、F(A,B,C)=m(0,2,4) B、F(A,B,C)= m(1,5,6,7)C、F(A,B,C)=m(0,2,3,4) D、F(A,B,C)= m(2,4
2、,6,7)7、图示卡诺图的标准或与式是（ ）。（A 为权值高位）A、M(0,1,3,5,7,9) B、 M(0,1,2,5,6,9)C、M(2,4,6,8,10,11,12,13,14,15)D、M(3,4,7,8,10,11,12,13,14,15)8、TTL 与非门的多余脚悬空等效于（ ）A、1 B、0 C、V CC D、V EE8、能够传输模拟信号的是（ ）A、三态门 B|、OC 门 C、CMOS 传输门9、可以与总线相接的逻辑门是（ ）A、 OC 门 B、OD 门 C、CMOS 三态门10、可以实现线与逻辑门是（ ）A、OC 门 B、三态门 C、传输门11、组合电路（ ）A、有记忆功能
3、 B、没有记忆功能 C、有时有记忆功能，有时没有记忆功能12、以下哪一条不是消除竞争冒险的措施（ ） A、接入滤波电路 B、利用触发器 C、加入选通脉冲 D、修改逻辑设计12、优先编码器的编码（ ）A、是唯一的 B、不是唯一的 C、A 和 B 都不对13、一块数据选择器有三个地址输入端，则它的数据输入端应有（ ）A、3 B、6 C、8 D、114、一个 T 触发器，在 T=1 时，来一个时钟脉冲后，则触发器（ ）A、保持原态 B、置 0 C、置 1 D、翻转15、主从触发器的触发方式是（ ）A、CP=1 B、CP 上升沿 C、CP 下降沿 D、分两次处理15、一片四位二进制译码器，它的输出函数
4、有（ ）A、1 个 B、8 个 C、10 个 D、16 个8、设某函数的表达式 F=A+B，若用 4 选 1 多路选择器（数据选择器）来设计，则数据端D0D1D2D3 的状态是（ ）。（设 A 为权值高位）A、0001 B、1110 C、0101 D、10109、设两个四位二进制数 A3A2A1A0 和 B3B2B1B0，问图示电路完成的功能是（ ）A、两个四位二制数相加 B、两个四位二制数相减C、两个四位二制数大小比较 D、两个四位二制数同比较10、已知电路如(a)图所示，设触发器初态为 0，则输出波形为(b)图中的（ ）11、边沿触发器的触发方式为（ ）A、上升沿触发 B、下降沿触发 C、
5、可以是上升沿触发，也可以是下降沿触发12、能够存储 0，1 的器件是（ ）A、TTL 门 B、CMOS 传输门 C、触发器13、时序电路某一时刻的输出状态，与该时刻之前的输入信号（ ）A、有关 B、无关 C、有关无关均可14、构成时序电路，存储电路（ ）A、必不可少 B、可以没有 C、可有可无16、ROM 电路由地址译码器和存储体构成，若译码器有十个地址输入线，则最多可有（ ）个字A、10 B、10 2 C、2 10 D、10 413、静态 RAM 记忆信息，主要是依靠（ ）A、节点电容的存贮 B、交叉耦合触发器 C、固定的结构 D、输入电阻14、用户对 ROM 编程之后，觉得不满意，还要改写
6、，应选（ ）A、固定 ROM B、可编程的 PROM C、可擦可编程的 EPROM14、微分型的单稳电路要求输入脉宽（ ）输出定时脉宽。A、小于 B、等于 C、大于 D、无关于15、对于大规模集成电路 RAM 来说，其操作模式为（ ）A、可读可写 B、可读不能写 C、可以读不能写 D、不能读和写16、施密特非门和一般非门相比（ ）A、前者的抗干扰能力强 B、后者的抗干扰能力强 C、二者的抗干扰能力一样17、555 定时器构成的施密特触发器在电源电压为 15 伏时，其回差电压等于（ ）A、15V B、10V C、5V18、组合型 PLA 是由（ ）构成A、与门阵列和或门阵列 B、一个计数器 C、
7、一个或阵列 D、一个寄存器一、选择题（每小题1分，共15分）2.下列逻辑函数中，与（A+B）(A+C)等价的是_。A. F=AB B.F=A+B C. A+BC D. F= B+C3函数 F 的卡诺图如图 1-1，其最简与或表达式是_。A. DBACB. C. D. F ABCD 00 01 11 10000111101 1111 1图 1-144:10 线译码器，输入信号端有 _个。 A. 10 B. 2 C. 3 D.4 5用 四 选 一 数 据 选 择 器 实 现 函 数 Y= 01A， 应 使 _。A.D0=D2=0， D1=D3=1 B.D0=D2=1， D1=D3=0C.D0=D1
8、=0， D2=D3=1 D.D0=D1=1， D2=D3=06 图 1-2 所示的组合逻辑电路，其函数表达式为_。A FBC B(0,4578,1234,5)mC (6910, D (0,8124,5)Fm图 1-2 图 1-37时序电路中不可缺少的部分为_。A. 组合电路 B. 记忆电路 C. 同步时钟信号 D. 组合电路和记忆电路 8与非门构成的基本 RS 触发器如图 1-3 所示，欲使该触发器保持现态，即 1nQ，则输入信号应为_。AS=R=0 BS=R=1 CS=1，R=0 DS=0，R=1 10把 一 个 五 进 制 计 数 器 与 一 个 四 进 制 计 数 器 串 联 可 得 到
9、 进 制 计数 器 。A.4 B.5 C.9 D.2011.下面不属于简单可编程逻辑器件的是_。AEPROM BPAL CISP DGAL 12下面器件中，_是易失性存储器。A. FLASH B.EPROM C.DRAM D.PROM 13双向数据总线常采用_ 构成。A. 数据分配器 B. 数据选择器 C. 三态门 D. 译码器14FPGA 采用逻辑单元阵列结构，由三个基本模块阵列组成。_是系统的核心。A. 可组态逻辑块 B. 通用逻辑块C. 可编程互连连线 D. 可编程互连连线15数字系统的初步设计通常指_。A.设计控制器 B.设计 ASM 图 C. 子系统的设计 D.子系统的划分ABBDD
10、CFSRQQ一、选择题（每小题 1 分，共 15 分）3.函数 F(ABCD)=m(0,2,8,10,13,15)，它的最简与或表达式 F=_。A. DBAF B. DBACFC. C D. 4._ 电路在任何时刻只能有一个输入端有效。A.普通二进制编码器 B.优先编码器 C.七段显示译码器 D. 二进制译码器5.能实现从多个输入端中选出一路作为输出的电路称为_。A.触发器 B.计数器 C.数据选择器 D.译码器7.下列触发器中，没有约束条件的是_。A基本 RS 触发器 B.主从 RS 触发器 C.钟控 RS 触发器 D.边沿 D 触发器8.若将 D 触发器的 D 端连在 Q端上，经 100
11、个脉冲作用后，它的次态 (10)Qt，则现态 ()t应为_。A =0 B. ()t=1 C.与现态 ()t无关 D.以上都不对9.用反馈移位寄存器产生 11101000 序列，至少需要_个触发器。A2 B3 C4 D810.某时序逻辑电路的波形如图 1-2 所示，由此判定该电路是_。 A. 二进制计数器 B. 十进制计数器 C. 移位寄存器 D. 以上均不是图 1-211.以下四种类型的半导体存储器中，以传输同样多的字为比较条件，则读出数据传输率最高的是_。A B. C闪速存储器 D 12.一个 ROM 其共有 10 根地址线，8 根位线（数据输出线） ，则其存储容量为_。A108 B10 2
12、8 C108 2 D2 10813.可编程逻辑器件 PLD，其内部均由与阵列和或阵列组成。其中，不是与阵列可编程的器件有_。A. ROM B.PLAC. PAL D.GAL14.使用 PROM 和 FPLA 实现组合逻辑时，要将逻辑表达式分别写成_。A. 最小项之和、最小项之和 B. 最简与-或式、最简与-或式C. 最简与-或式、最小项之和 D.最小项之和、最简与-或式15.数字系统中使用通用寄存器的目的是_。A保存更多的数据 B减少访问存储器，提高运行速度 C保存状态信号 D保存控制信号5.8:3 线优先编码器（74LS148）中，8 条数据输入线 07I:同时有效时，优先级最高为 7I线，
13、则输出线 210Y的值应是_。A 000 B010 C101 D1116.组 合 逻 辑 电 路 消 除 竞 争 冒 险 的 方 法 有 _。A.修 改 逻 辑 设 计 B.在 输 出 端 接 入 滤 波 电 容C.后 级 加 缓 冲 电 路 D.屏 蔽 输 入 信 号 的 尖 峰 干 扰7.Moore 和 Mealy 型时序电路的本质区别是_。A.没有输入变量 B.当时的输出只和当时电路的状态有关，和当时的输入无关 C.没有输出变量 D. 当时的输出只和当时的输入有关，和当时的电路状态无关8. 8 位 移 位 寄 存 器 ， 串 行 输 入 时 经 个 脉 冲 后 ， 8 位 数 码 全 部 移 入寄 存 器 中 。A.1 B.2 C.4 D.89.对 于 JK 触 发 器 （ 特 性 方 程 1nnQJK） ， 若 J=K， 则 可 完 成 触 发 器 的 逻 辑 功 能 。A.RS B.D C.T D.T10.采用对称双地址结构寻址的 10241
