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1、第5章 时序逻辑电路,5. 1 概述 5. 2 同步时序逻辑电路的分析 5. 3 异步时序逻辑电路的分析 5. 4 同步时序逻辑电路的设计 5. 5 计数器 5. 6 寄存器,5. 1 概述,时序逻辑电路由组合逻辑电路和具有记忆功能的触发器组成。它与组合逻辑电路不同，组合逻辑电路某时刻的输出仅取决于该时刻的输入状态，而时序逻辑电路某时刻的输出不仅取决于该时刻的输入状态，还与电路原来的状态有关。即时序电路的输出状态由输入信号和电路的原状态共同决定。 5.1.1时序逻辑电路的结构框图 时序逻辑电路的基本结构框图如图5.1.1所示，从图中可以看出它由两部分组成:组合逻辑电路和存储电路。 这些信号之间
2、的逻辑关系为,下一页 返回,5. 1 概述,5. 1. 2时序逻辑电路的分类 (1)根据时钟脉冲控制的特点，时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路。 在同步时序逻辑电路中，电路只存在一个公共的时钟脉冲GP，而所有触发器状态的更新均在同一时钟脉冲GP的控制下同时发生的，即电路的状态变化是同步进行的。而在异步时序逻辑电路中，只有部分触发器与输入时钟脉冲GP相连，其余触发器则受电路内部信号触发，故并非所有触发器状态的更新都是同时发生的，有先有后，即电路状态变化是异步进行的。,上一页 下一页 返回,5. 1 概述,(2)根据逻辑功能不同，时序逻辑电路可分为计数器、寄存器、顺序脉冲发生器等。
3、 (3)根据结构和制造工艺不同，时序逻辑电路可分为TTL型和CMOS型。 5. 1. 3时序逻辑电路功能的表示方法 时序电路的逻辑功能可以用逻辑图、逻辑方程组、状态表、状态图、卡诺图和时序图等方法来表示，它们之间本质上是相通的，可以相互转换。 1.逻辑方程组 时序逻辑电路的逻辑表达式主要包含输出方程、驱动方程和状态方程。,上一页 下一页 返回,5. 1 概述,2.状态表 状态表又称为状态转换真值表，它反映了触发器从现态到次态的转换。状态表的每一行代表了一次状态转换，表示电路的状态从左侧的现态转换到右侧的次态。在分析和设计时序电路时，常用到状态表。 3.状态图 状态图又称状态转换图，是时序电路特
4、有的逻辑表达形式。它以图形的形式表示时序电路的状态变化，以圆圈将时序电路的每一个可能的状态圈起来，并根据状态表中现态和次态的关系，在各个状态之间用箭头连接表示变化方向。,上一页 下一页 返回,5. 1 概述,4.卡诺图 形式与组合逻辑电路完全一样，只是时序逻辑电路卡诺图的输出变量为各触发器的次态，输入变量除输入信号外，还有各触发器的现态。 5.时序图 时序图又称为波形图，它以波形变化的形式来表示输入、输出信号之间的关系。时序图是时序电路最常用的表示方法。 6.逻辑电路图 逻辑图是由各种逻辑符号按表达式的逻辑关系连接而成的电路图。画法与组合电路相同，只是时序电路的基本构成单元主要采用触发器。,上
5、一页 返回,5. 2 同步时序逻辑电路的分析,所谓时序逻辑电路的分析就是根据给定的时序逻辑电路，通过写出它的逻辑方程组，求出状态转换真值表，分析其输出状态和输出信号在输入变量和时钟脉冲作用下的转换规律。 5. 2. 1同步时序逻辑电路的分析方法 在同步时序逻辑电路中，由于所有触发器都由同一个时钟脉冲信号控制，故分析时可不考虑时钟脉冲条件。需根据给定的时序逻辑电路求出状态图或时序图，以确定电路的逻辑功能及特点。 1.写出驱动方程和输出方程 所谓输出方程是指时序逻辑电路的输出函数表达式;而驱动方程则是各触发器输入信号的逻辑函数表达式，如JK触发器就是J和K的逻辑表达式等。,下一页 返回,5. 2
6、同步时序逻辑电路的分析,2.求状态方程 将驱动方程代入相应触发器的特性方程，可得电路的状态方程，即次态方程。状态方程就是触发器次态酬+的表达式，它是触发器的现态与输入变量的函数。 3.画出综合状态卡诺图和输出卡诺图，或者列出状态转换真值表 根据上述的各状态方程分别画出各触发器次态对应的状态卡诺图，并将各个触发器的状态卡诺图综合起来，按顺序全部填人另一卡诺图中得到综合状态卡诺图。 当然，也可以将电路现态的各种取值组合逐个代入状态方程和输出方程，计算出相应的次态和输出的值，从而列出状态转换真值表。,上一页 下一页 返回,5. 2 同步时序逻辑电路的分析,4.画出状态转换图和时序图 根据上述综合状态
7、卡诺图(或根据状态真值表)画出对应的状态转换图，状态图是指电路由现态转换到次态的示意图，图中用带箭头的转移连线将所有的状态连接起来，箭头指向电路的次态，箭尾指向电路的现态，并用斜线标注对应输出信号的取值。电路的时序图是指在时钟脉冲作用下，各触发器状态变化的波形图。 5.确定电路的逻辑功能并检测能否自启动 根据得到的状态图和时序图进行分析，确定该时序电路的逻辑功能与工作特点，并进行简要的文字说明。所谓自启动是指假如由于某种原因使电路进入某个不用的状态(即无效工作状态)，在时钟脉冲作用下，电路能直接或间接的自动返回到有效的工作状态，说明该电路具有自启动能力，否则，该电路不能自启动。,上一页 下一页
8、 返回,5. 2 同步时序逻辑电路的分析,5. 2. 2 同步时序逻辑电路的分析举例 例5. 2. 2 试分析图5.2.5所示时序电路的逻辑功能，列出状态转换真值表画出状态转换图和时序图。 解:(1)写出驱动方程和输出方程。 (2)求状态方程。,上一页 下一页 返回,5. 2 同步时序逻辑电路的分析,(3)画出综合状态卡诺图。 按 的次序可直接画出综合状态卡诺图，如图5.2.6所示。 或者代入状态方程和输出方程计算后列出状态转换真值表，如表5.2.2所示。,上一页 下一页 返回,5. 2 同步时序逻辑电路的分析,(4)画状态转换图和时序图。 根据图5. 2. 6所示的综合状态卡诺图可画出X =
9、0和X=1时的状态转换图分别如图5.2.7 (a)和图5.2.7 (b)所示，时序图如图5. 2. 8所示。 (5)确定电路的逻辑功能。从真值表可以看出，当x =n时，电路为4进制加法计数器;当X=1时，电路为4进制减法计数器。因此该电路为同步4进制加/减可逆计数器，具有自启动能力。,上一页 返回,5. 3 异步时序逻辑电路的分析,在同步时序逻辑电路中，所有触发器共用一个时钟脉冲，故分析时没有必要对时钟脉冲进行特别地考虑。而在异步时序逻辑电路中只有部分触发器的时钟脉冲与输入脉冲CP相连，其余触发器的脉冲触发信号则由电路内部提供，因此，进行异步时序电路分析时，各触发器的状态方程只有在满足时钟条件
10、时才有效，所以要先写出时钟方程。 5. 3. 1异步时序逻辑电路的分析方法 异步时序逻辑电路的一般分析方法与同步时序电路基本相同，只是需写出时钟方程，并注意各触发器的时钟条件何时满足。具体步骤如下: (1)根据给定的电路图，写出时钟方程。 (2)写出驱动方程和输出方程。,下一页 返回,5. 3 异步时序逻辑电路的分析,(3)求状态方程。 (4)画出综合状态卡诺图或状态转换真值表。 此时应特别注意:要考虑状态方程的时钟条件，只有当某一触发器的时钟条件具备时，状态方程才有效，否则，各触发器保持原来的状态不变。 (5)画出状态图与时序图。 (6)确定电路的逻辑功能并检测能否自启动。 5. 3. 2异
11、步时序逻辑电路的分析举例 下面通过举例来具体说明异步时序逻辑电路的一般分析方法。,上一页 下一页 返回,5. 3 异步时序逻辑电路的分析,例5. 3.1 分析如图5. 3. 1所示异步时序电路的逻辑功能，并画出状态转换图和时序图。 解:(1)写出时钟方程 (2)写出驱动方程和输出方程,上一页 下一页 返回,5. 3 异步时序逻辑电路的分析,(3)求状态方程,上一页 下一页 返回,5. 3 异步时序逻辑电路的分析,(4)画出综合状态卡诺图 注意:状态方程只有在满足其时钟方程的下降沿才会有效，否则无效，即保持原来的状态。得卡诺图如图5. 3. 2所示。 或者根据状态方程列出状态转换真值表，如表5.
12、 3. 1所示。 (5)画出状态图和时序图 根据卡诺图画出状态图和时序图如图5.3.3所示。 (6)电路的逻辑功能说明 由状态图可知，有效循环圈中有六个有效状态，故该电路的逻辑功能为:异步六进制加法计数器。因为110 , 111这两个无效状态在CP作用下可自动进入有效的循环圈，说明该电路具有自启动能力。,上一页 返回,5. 4 同步时序逻辑电路的设计,时序逻辑电路的设计是时序电路分析的逆过程，是根据给定的设计任务选择合适的器件，设计出符合要求的逻辑电路。因同步时序逻辑电路各触发器共用一个时钟脉冲信号，设计时时钟信号可以不作考虑。下面讨沦同步时序逻辑电路的一般分析方法。 5. 4. 1同步时序逻
13、辑电路的设计方法 同步时序逻辑电路的设计过程一般按如下步骤进行: 1.根据设计要求，确定所用触发器的个数及类型 可根据设计电路的有效状态数M，确定触发器的个数n，它们之间必须满足2nM。同时确定所选用触发器的类型，由于不同逻辑功能的触发器其驱动方程不同，因此，设计出来的电路也不同。,下一页 返回,5. 4 同步时序逻辑电路的设计,2.画出状态转换图 根据给定的设计要求，先确定电路的状态数，弄清楚现态和次态之间的关系，并为每一个状态指定一个二进制编码，可得到电路的状态转换图，确定之后要反复核对该状态图是否满足设计要求。这一步是同步时序逻辑电路设计的关键。 3.画出电路的状态卡诺图及输出卡诺图 根
14、据状态转换图可画出综合状态卡诺图和输出卡诺图，并将综合状态卡诺图分解成各触发器Qn+1的状态卡诺图。 注意:有效循环圈之外不用的状态视为无效工作状态，可当作无关项来处理，在卡诺图中用“”表示。,上一页 下一页 返回,5. 4 同步时序逻辑电路的设计,4.化简得状态方程和输出方程 根据各触发器的状态卡诺图化简分别得各Q n+1触发器的状态方程，同时化简得输出方程。 注意:为便于直接从状态方程得出下一步待求的驱动方程，在对状态卡诺图进行圈组并化简时，应使最后得到的状态方程形式符合所采用触发器的特性方程形式，而不能简单的化为最简表达式。 5.写出驱动方程 将上一步得到的各触发器的状态方程与其特性方程
15、比较，可以直接写出驱动方程。 6.检查电路能否自启动，并画出逻辑电路图。,上一页 下一页 返回,5. 4 同步时序逻辑电路的设计,对于存在无效工作状态的逻辑设计，则需要将无效状态的值代入状态方程中，检验当电路进入无效状态后能否直接或间接地自动进入有效循环圈中的正常工作状态，来判断设计的电路是否具备自启动能力。对于不能自启动的电路，则需要修改设计，使电路能够自启动。 同时，根据所得到的驱动方程与输出方程，画出所设计的逻辑电路图。 5.4.2同步时序逻辑电路的设计举例 为加强理解，下面举例说明同步时序逻辑电路的设计过程。,上一页 下一页 返回,5. 4 同步时序逻辑电路的设计,例5.4.1 用JK
16、触发器没计一个同步五进制加法计数器。 (1)确定触发器的个数。 因为五进制加法计数器共有5个有效状态，根据23 5，故需要用3个JK触发器来构成。 (2)画出状态转换图。 按照五进制加法计数的规律，对每个状态进行二进制编码后的状态转换图如图5. 4. 1所示。 (3)画出状态卡诺图及输出卡诺图。 根据状态转换图可知，101 , 110 , 111为无效状态，在图中作无关项处理，有利于设计电路的简化，如图5.4.2所示。,上一页 下一页 返回,5. 4 同步时序逻辑电路的设计,(4)化简得状态方程和输出方程。 对各状态卡诺图和输出卡诺图进行化简，得到相应的状态方程和输出方程。注意:因为本设计采用JK触发器，化简时，在要保留该保留的因子的前提下，化简为最简表达式。如图5.4.3所示。 化简后得各触发器的状态方程和输出方程分别为:,上一页 下一页 返回,5. 4 同步时序逻辑电路的设计,(5)写出驱动方程。 (6)检查电路能否自启动，并画出逻辑电路图。 根据状态方程卡诺图化简的
