《eda期末考试题05》由会员分享，可在线阅读，更多相关《eda期末考试题05（10页珍藏版）》请在金锄头文库上搜索。
1、EDA期末考试试题及答案一、选择题：（20分）1 大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：_D_A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构2 基于VHDL设计的仿真包括有门级时序仿真、行为仿真、功能仿真和前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_DAB.CD3 IP核在EDA技术和开发中具有十分重要的地位，IP分软IP、固IP、硬IP；下列所描述的IP核中，
2、对于固IP的正确描述为：_DA提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路B提供设计的最总产品模型库C以可执行文件的形式提交用户，完成了综合的功能块D都不是4 下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：_BA原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B原理图输入设计方法一般是一种自底向上的设计方法C原理图输入设计方法无法对电路进行功能描述D原理图输入设计方法不适合进行层次化设计5 在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_DAPROCESS为一无限循环语句B敏感信号发生
3、更新时启动进程，执行完成后，等待下一次进程启动C当前进程中声明的变量不可用于其他进程D进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成6 对于信号和变量的说法，哪一个是不正确的：_AA信号用于作为进程中局部数据存储单元B变量的赋值是立即完成的C信号在整个结构体内的任何地方都能适用D变量和信号的赋值符号不一样7 下列状态机的状态编码，_方式有“输出速度快、难以有效控制非法状态出现”这个特点。AA状态位直接输出型编码B一位热码编码C顺序编码D格雷编码8 VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_DAIEEE库BVITAL库CSTD库DWORK工作库9 下列
4、4个VHDL标识符中正确的是：_BA10#128#B16#E#E1C74HC124DX_1610下列语句中，不属于并行语句的是：_BA进程语句BCASE语句C元件例化语句DWHENELSE语句二、EDA名词解释（10分）写出下列缩写的中文（或者英文）含义：1. ASIC专用集成电路2. FPGA现场可编程门阵列3. IP知识产权核（软件包）4. JTAG联合测试行动小组5. HDL硬件描述语言第1页 共5页三、VHDL程序填空：（10分）以下程序是一个BCD码表示099计数器的VHDL描述，试补充完整。library ieee;use ieee.std_logic_1164.all;use i
5、eee.std_logic_unsigned.all;entity cnt100b isport(clk, rst, en : in std_logic;cq: out std_logic_vector(7 downto 0);- 计数输出cout: out std_logic);- 进位输出end entity cnt100b;architecture bhv of cnt100b isbeginprocess (clk, rst, en)variable cqi : std_logic_vector(7 downto 0);beginif rst = 1 thencqi := (other
6、s = 0);- 计数器清零复位elseif clkevent and clk = 1 then- 上升沿判断if en = 1 thenif cqi(3 downto 0) 1001 then- 比较低4位cqi := cqi + 1;- 计数加1elseif cqi(7 downto 4) 0);end if;cqi (3 downto 0) := “0000”;- 低4位清零end if;end if;end if;end if;if cqi = “10011001” then- 判断进位输出cout = 1;elsecout = 0;end if;cq = cqi;end proces
7、s;end architecture bhv;四、VHDL程序改错：（10分）仔细阅读下列程序，回答问题LIBRARY IEEE;- 1USE IEEE.STD_LOGIC_1164.ALL;- 2ENTITY MOORE1 IS- 3PORT (DATAIN: IN STD_LOGIC_VECTOR(1 DOWNTO 0);- 4CLK, RST: IN STD_LOGIC;- 5Q: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) );- 6END MOORE1;- 7ARCHITECTURE BEHAV OF MOORE1 IS- 8SIGNAL ST_TYPE IS
8、(ST0, ST1, ST2, ST3, ST4);- 9SIGNAL C_ST : ST_TYPE;- 10BEGIN- 11PROCESS (CLK, RST)- 12BEGIN- 13IF RST = 1 THEN C_ST = ST0; Q IF DATAIN = 10 THEN C_ST = ST1;- 17ELSE C_ST = ST0;- 18END IF;Q IF DATAIN = 11 THEN C_ST = ST2;- 20ELSE C_ST = ST1;- 21END IF;Q IF DATAIN = 01 THEN C_ST = ST3;- 23ELSE C_ST =
9、ST0;- 24END IF;Q IF DATAIN = 00 THEN C_ST = ST4;- 26ELSE C_ST = ST2;- 27END IF;Q IF DATAIN = 11 THEN C_ST = ST0;- 29ELSE C_ST = ST3;- 30END IF;Q c_st = st0;第2页 共5页五、阅读下列VHDL程序，画出相应图：（10分）LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY TRIS ISPORT (CONTROL : IN STD_LOGIC;INN: IN STD_LOGIC;Q: INOUT ST
10、D_LOGIC;Y: OUT STD_LOGIC );END TRIS;ARCHITECTURE ONE OF TRIS ISBEGINPROCESS (CONTROL, INN, Q)BEGINIF (CONTROL = 0) THENY = Q;Q = Z;ELSEQ = INN;Y = Z;END IF;END PROCESS;END ONE;六、写VHDL程序：（20分）1. 试描述一个带进位输入、输出的8位全加器端口：A、B为加数，CIN为进位输入，S为加和，COUT为进位输出LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY ADDER8 ISPORT (A, B : IN STD_LOGIC_VECTOR (7 DOWNTO 0); CIN : IN STD_LOGIC; COUT : OUT STD_LOGIC; S : OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END AD
