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1、 Title: MOS C-V 测试技术测试技术 陈永珍 引言引言 在集成电路特别是 MOS 电路的生产和开发研制中， MOS 电容的 C-V 测试是极为重要的工艺过程监控测 试手段，也是器件，电路参数分析和可靠性研究的有效工具。MOS C-V 技术包括：（1）MOS 电容的高频 电容-电压测试（即 CH-V）,用以测量氧化物中的有效电荷 Qox 和可动电荷 Qm（与温偏试验配合）；（2） 准静态甚低频 CL-V 测试,以测定 Si/SiO2 界面陷阱密度 Dit 。在高温下可以测量 Qm；（3）瞬态 CH-t 测试。 以测量半导体表面空间电荷区中的少子产生寿命g和表面复合速度 S；（4）脉冲
2、高频 CH-V 测试。可测定 半导体表面附近的掺杂剖面 N-W；（5）热电子发射技术。通过 TDDB（与时间相关的介电质击穿）试验， 可以分析氧化物中的陷阱行为：陷阱密度 Not、陷阱的充放电和陷阱的产生。陷阱特性直接影响超大规模集 成电路的可靠性和稳定性。 一一 理想理想 MOS c-v 特性特性 我们要了解为何通过测量 MOS 电容的 C-V 曲线，能确定 MOS 结构参数和电学性质，得首先了解理想 的 MOS 电容的 C-V 特性。 理想的 MOS 结构（见图 1b），即氧化物电荷 Qox = 0，金属功函数差ms = 0。MOS 结构的电容 C 是氧 化层电容 Cox 和半导体空间电荷
3、电容 Csc 的串联，见图 1b 的等效电路。 于是有： V M SiO2 Cox Csc (a) (b) 图 1 （a）MOS 结构,（b）MOS 电容的等效电路 n-Si 1 C = 1 Cox + 1 Csc (1) 或 C = Cox 1 + Cox Csc （1 ） 其中氧化层电容 Cox 由氧化层厚度 tox 确定，即 Cox = 0ox tox （2） 0为真空电容率，ox为氧化物介电常数，Cox 与偏压 V 无关。而半导体空间电荷电容 Csc 为： Csc = dQsc ds - 1 - Title: s是Si表面势，设SiO2上的电压为Vox，则有： V = Vox + s
4、（3） Qsc是半导体中的空间电荷密度，对于非简并情况，由平衡理论求得 Csc = q20s 2KT 1 2 P0(1 - e -us) + n0(eus - 1) ()P0(e -us + us - 1) + n0(eus - us - 1) 1 2 （4） 式中Us= qs/(KT)，q是电子电荷，T是绝对温度，K是波尔兹曼常数，s是硅的介电常数。对于 n-Si， n0 = N = nieUF，p0=nie-UF。UF= qF / (KT)，F 是费米势，ni是本征载流子密度。可见Csc是掺杂密度 N的函数，并随表面势s变化。因此，MOS电容C随栅压V变化。下面以n-Si为例，介绍MOS电
5、容如何随 偏压变化。 （一）理想高频（一）理想高频 C-V 特性特性 1、当、当 V = 0 时，时，s = 0，（能带平出，见下图），（能带平出，见下图），Qsc = 0 Ec M EF V Ei M SiO2 n-Si Ev n-Si SiO2 MOS结构示意图 V=0时，n MOS结构能带示意图 但Csc = Cs0 = dQsc / ds 0由（4）式可导出 Cs0 = q20sN /( KT)1/2 （6） 从而得MOS电容的平带电容 CFB（N，tox）= Cs0Cox /（Cs0+Cox ） （6） 即CFB只是氧化层厚度tox和硅掺杂密度N的函数。见图2。 0.00E+00 2
6、.00E-11 4.00E-11 6.00E-11 8.00E-11 1.00E-10 1.20E-10 1.40E-10 -5-4-3-2-1012345 V C(pF) 高频 低频 s0 s0 S=2F CFB(S=0) Cmin S=F Cox 图2、理论的C-V特性 - 2 - Title: 2 V 0 时 时 V，s,硅表面能带下弯，见下图。 半导体表面电子电荷随表面势s指数增加。 从（4）式得空间电荷电容为 Csc = q20sN / （2KT）1/2eq s/(2KT) （7） 可见，Csc也随表面势s指数增加。当V足够大时，Si表面强积累，CscCox，于是 C = Cmax
7、= Cox /（1+Cox / Csc）=Cox （7 ） 强积累的电容不随偏压变化，等于氧化层电容。见图2，V0时的C-V曲线。 Ec EF Ei Ev s0时的能带示意图3 3 当当 V 0 时时 s0，硅表面能带上弯，见下图。半导体表面电子耗尽，半导体空间电荷电容即为耗尽层电容 Csc =0s / W （8） 耗尽层厚度 W =20s s /(q 2N)1/2 （8 ） 随着 s 增加 ，W增加，Csc下降，总的MOS电容C下降（见图2）。 Ec EF Ei Ev s s s0时的能带示意图 4 当 当 s |F|时时 半导体表面开始反型，出现少子空穴电荷Qp。这时的空间电荷为： Qsc
8、 = Qp + qNW - 3 - Title: 因为少子不能响应高频信号，Qp对Csc无贡献。但它部分屏避外电场，使W随V的变化速度减慢，C-V曲线 斜率变小，见图2，|F| s 2|F|之间的C-V变化。 5 当 当 s 2|F|时（见下图）时（见下图） Si表面强反型，Qp完全屏避外电场。耗尽区宽度不再随偏压变化，而达到最大值。将 s =2|F|代 入（8）式得 W= Wmax = 40s|F | /（q2N）1/2 （9） 空间电荷电容达到最小值： Csc = （Csc）min =0s / Wmax （10） 因而MOS电容达到最小值： C = Cmin（N，tox） = Cox（Cs
9、c）min /Cox+（Csc）min （11） Ec EF Ei Ev s Wmax s=2F时的能带示意图 可见最小电容 Cmin是氧化层厚度tox和Si本体掺杂密度N的函数，不再随偏压变化，见图2 s 2| F|的电容曲线。 对于给定的N，tox，由以上相关各式可以计算出理论的高频C-V曲线，如图2。 （二） 理论低频 c-v 曲线 （二） 理论低频 c-v 曲线 1 理论低频C-V曲线1 理论低频C-V曲线 MOS电容不仅是偏压的函数，也是测试信号频率的函数。以上讨论中，因少子（空穴）不能响应高频信号， 对电容无贡献。但当信号频率足够低时，少子能响应测试信号，对MOS电容有贡献，其等效
10、电路如下图。图中， CD是耗尽层电容，Cp是少子空穴对电容的贡献。于是，空间电荷电容CscCD Cp，MOS低频电容CL可以表 示为 1/CL 1/Cox 1/（CD Cp） （12） - 4 - Title: Cox CD Cp MOS电容的低频等效电容 反型后，由（4）式给出： Cp =q20sp0 /（2KT）1/2 e qs/（2KT） （13） 即少子电容Cp随表面势s（负值）的绝对值的增加而指数增加。当 |s | 2|F|时， Csc = Cp CoxCD，则 CL = Cox ，见图2。 由（4）、（12）（13）式计算出理论低频CL-V曲线，如图2中的低频C-V曲线。 由于Si
11、材料及氧化工艺的改进，Si表面空间电荷区中少子产生寿命g ms。 即使信号频率为 几周/s ， 少子也只能部分响应低频信号，即C-V曲线向高频过渡。要实现如此低频（1HZ/S）信号的测试是很难的（1/ C容抗大，干扰大）。为此，广泛采用准静态技术以实现甚低频C-V测试。 2、准静态甚低频C-V曲线2、准静态甚低频C-V曲线 在极慢的斜坡电压下，MOS电容的位移电流iC为： ic = dQ/dt=(dQ / dV)（dV / dt） 若V是线性斜坡电压，即V = V0+t，则dv/dt =为常数。只要足够低，Si表面的多子和少子均能响应斜 坡电压，即C=dQ/dV为甚低频电容 CL ,于是： i
12、c CL （14） 由于0.01v/s, Ce -10 F, i c 在10 -1210-11A 之间.可见所测电流甚小。这要求:斜坡电压线性度好, 为常 数；MOS电容的漏电流应小于10 -13A 。 二 实际 MOS 电容的 C-V 特性 二 实际 MOS 电容的 C-V 特性 1 由 MOS 电容的最大值确定介质膜厚度 1 由 MOS 电容的最大值确定介质膜厚度 1） 由Cmax确定介质膜厚度1） 由Cmax确定介质膜厚度 由理论MOS特性知道，在强积累区，MOS的电容达到最大值并等于氧化层电容，即 C = Cmax = Cox = A0ox /tox 于是氧化层厚度tox由测试的最大电
13、容确定: tox = A0ox/Cmax (15) 式中A为电容栅面积，0为真空电容率，ox为SiO2介电常数。对于重掺杂衬底的MOS电容或Poly-Si之间， AlPoly-Si之间及AlAl之间的介质结构，它们相当于平行板电容器，只要测出其电容值（与偏压无关）， 便可计算出介质膜的厚度： ti = A0i / C （15） 这里i是该介质膜的介电常数。 2）Cmax测试误差 2）Cmax测试误差 实际测试中，由于样品制备不当或测试原因，可能引入串联电阻R ，它使测试的电容Cm小于待测样品的电 容C 。Cm与C和R的关系如下： Cm = C/（1+R 22C2） （16） - 5 - Tit
14、le: 其中=2f是测试信号的角频率。图3给出了以R为参变量的Cm-C曲线。可以看出，存在串联电阻时，待测 的电容越大，测试误差越大；串联电阻越大，测试误差越大。 因此要尽可能减小或消除串联电阻效应的影响 1 。 一方面要减小MOS电容的栅电极面积 （使Cmax600pf） 。 但考虑到边缘效应和杂散电容的影响及面积小引起的串联电阻增加， 不宜将面积作得太小。 另一方面要尽可能减 小串联电阻，方法是：（1）减小体串联电阻，采用较低电阻率的硅衬底。考虑到电阻率对MOS C-V的调制作用， 电阻率不宜太低。一般应大于1cm，小于20cm.若需测高电阻率Si上的MOS电容，需在较低电阻率硅片上外 延所需高电阻率的外延片，再在其上制作MOS电容。（2）减小接触电阻：衬底采用欧姆接触，或采用大电容耦 合（背面保留SiO2，并蒸一层Al）；栅电极用Al，Poly-Si或 Hg均可以。（3）尽可能减小测试夹具和引线电 阻。当测试积累区电容等于或接近氧化层电容时，串联电阻效应可略。也可以由下式进行修正。 C = （1/Cm）（1/Cm 2 4R22）1/2/（2R22） （17） Cm受串联电阻影响 0 10
