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1、第五章 同步时序逻辑电路的习题一、基本知识点1、时序逻辑电路的一般结构输入信号输出信号X1X2XnZ1Z2Zm组合逻辑电路存储电路ysy1Y1Yr特点：a、有存储电路（记忆元件）；有组合电路（特殊时可没有） b、包含反馈电路，电路功能与“时序”相关 c、输出不仅与输入（X）有关，而且与存储状态（Y）有关分类：（1）Mealy型 ZF（X，Q）过去输入现态现在输入输出 输出是电路的输入和现态的函数（注意输出与输入有直接关系） （2）Moore型 ZF（Q） 输出仅仅是电路现态的函数（注意输出与输入没有直接关系）输出所有输入现态同步时序逻辑电路：各触发器共用同一时钟信号，即电路中各触发器状态的转换
2、时刻在统一时钟信号控制下同步发生。异步时序逻辑电路：电路没有统一的时钟信号对状态变化进行同步控制，输入信号的变化将直接引起电路状态的变化。 /本课程将较少讨论异步时序逻辑电路2、同步时序逻辑电路的描述 注意：任一个同步时序逻辑电路的结构和功能可用3组函数表达式完整地描述。 （1）激励函数表达式：存储电路输入Y与电路输入X和现态Q之间的关系 YF（X，Q） /现态Q就是上图存储电路原始的输出yk （2）次态函数表达式：电路的次态Qn+1与激励函数Y和现态Q之间关系 Qn+1F（Y，Q） /次态Qn+1就是上图存储电路再次触发后的输出ykn+1 （3）输出函数表达式：电路的输出Z和输入X和当前现态
3、Q的关系 Mealy型 ZF（X，Q） Moore型 ZF（Q） 状态表的格式 Mealy型 Moore型次 态 现 态Zyn+1y输入X输 出yn+1 / Zy输入X次态 / 输出现 态 状态图的画法Mealy型yn+1yx / ZMoore型yn+1Zyn+1 / Zx 3、同步时序逻辑电路分析 （1）表格法的分析步骤 a、根据电路写出输出表达式和激励函数表达式 b、列出各自的激励矩阵，确定电路相应的次态 c、作出给定电路的状态表和状态图 d、拟定一个典型输入序列，画出时间图，描述此电路的功能（2）代数法的分析步骤a、根据电路写出输出表达式和激励函数表达式 b、把激励函数代入次态方程，导出
4、次态方程组 c、根据此方程组，作出状态表和状态图 d、拟定一个典型输入序列，画出时间图，描述此电路的功能 注意：上述两种分析方法的b、c两步骤不同4、同步时序逻辑电路设计 步骤： （1）形成原始的状态图和状态表 （2）对原始的状态进行化简，变成最简状态，降低电路复杂度和成本 （3）把状态与二进制代码相对应，即决定触发器的个数 （4）确定激励函数（对应触发器的种类）和输出函数（对应逻辑电路的种类），并画出逻辑电路图5、常用的时序电路 （1）计数器 周期性的状态循环 按进制可分为：二进制计数器、BCD码计数器、任意进制计数器（楼两种存在无效状态） 按时钟输入方式：同步计数器、异步计数器 按趋势可分
5、为：加“1”计数器、减“1”计数器 * 同步二进制计数器（3位数值，即3个触发器） 用3个JK触发器实现，电路图如下所示（输入端悬空为信号“1”）CpIKIJQ2&Q0IKIJIKIJQ1 驱动方程 J0 K0 1 （Q0触发器的输入控制） J1 K1 Q0 （Q1触发器的输入控制） J2 K2 Q0 Q1 （Q2触发器的输入控制） 输出方程 Z （Q2 Q1 Q0） 三个触发器的输出端原相直接输出 输出波形如下所示CpQ0Q1Q2001010011100101110111000 说明：Q0触发器按时钟Cp触发，每一个时钟Q0触发器翻转一次 Q1触发器接收Q0触发器的原相输出，当Q0原相输出为
6、1后才翻转一次 Q2触发器接收Q0和Q1原相输出相与之后的结果，只有前两者输出均为1后才翻转一次* 异步二进制计数器Q0IKIJCpIKIJQ1IKIJQ2CR悬空也用3个JK触发器实现，CR为清零端，电路图如下所示（3个JK触发器的输入端均悬空）驱动方程同上（略） 输出波形如下所示（对比同步计数器，看看异同）CpQ0Q1Q2111110101100011010001 注意：如反向输出则为加“1”计数（1）寄存器 多个触发器的并行操作，可以暂存数据信息 * 数据寄存器（4位数值，即4个触发器）IDQ0IDQ1IDQ2IDQ3Cp数据输入端（存储4位数据）用D触发器来实现，电路图如下所示IDQ0
7、IDQ1IDQ2IDQ3Cp数据输入端（存储4位数据）* 移位寄存器（输入可并行亦可串行，输出可并行亦可串行）各位之间存在传递关系 * 移位寄存器（各位之间存在传递关系，且首位和末位也存在传递关系）IDQ0IDQ1IDQ2IDQ3Cp数据输入端（存储4位数据） 注意：前面示意的均为左移位，如右移位，传递关系相反二、相关习题*填空题1、时序逻辑电路按其状态改变是否受统一定时信号控制，可分为（ ）和（ ）两种类型。2、一个同步时序逻辑电路可用（ ）、（ ）和（ ）3组函数表达式描述。3、Mealy型时序逻辑电路的输出是（ ）的函数，Moore型时序逻辑电路的输出是（ ）的函数。4、设最简状态表包含
8、的状态数目为n，相应电路中的触发器个数为m，则m和n应满足关系（ ）。5、一个Mealy型“0011”序列检测器的最简状态表中包含（ ）个状态，电路中有（ ）个触发器。6、某同步时序逻辑电路的状态表如下所示，若电路初始状态为A，输入序列x=，则电路产生的输出响应序列为（ ）。现态次态 / 输出x=0x=1AB/0C/1BC/1B/0CA/0A/17、某同步时序逻辑电路的状态图如下所示，若电路的初始状态为A，则在输入序列作用下的状态和输出响应序列分别为（ ）和（ ）。ABC0 / 00 / 11 / 00 / 01/ 01 / 08、某某同步时序逻辑电路图如下所示，设电路现态y2y1=00，经过
9、3个时钟脉冲后，电路的状态为（ ）。y1IKIJy2IKIJCp“1”*选择题（单选）1、下列触发器中，（ ）不可作为同步时序逻辑电路的存储器件。A. 基本R-S触发器 B. D触发器 C. J-K触发器 D. T触发器2、构成一个模10同步计数器，需要（ ）触发器。A. 3个 B. 4个 C. 5个 D. 10个3、实现同一功能的Mealy型同步时序电路比Moore型同步时序电路所需要的（ ）。A. 状态数目更多 B. 状态数目更少 C. 触发器更多 D. 触发器一定更少4、同步时序电路设计中，状态编码采用相邻编码法的目的是（ ）。A. 减少电路中的触发器 B. 提高电路速度 C. 提高电路
10、可靠性 D. 减少电路中的逻辑门*判断题1、同步时序逻辑电路中的存储元件可以是任意类型的触发器。 （ ）2、若某同步时序逻辑电路可设计成Mealy型或者Moore型，则采用Mealy型电路比采用Moore型电路所需状态数目少。 （ ）3、实现同一功能的最简Mealy型电路比最简Moore型电路所需触发器数目一定更少。 （ ）4、最大等效类是指含状态数目最多的等效类。 （ ）5、同步时序逻辑电路设计中，状态编码采用相邻编码法是为了消除电路中的竞争。（ ）6、根据最简二进制状态表确定输出函数表达式时，与所选触发器类型无关。 （ ）7、设计一个同步模5计数器，需要5个触发器。 （ ）8、同步时序逻辑电路中的无效状态是由于状态表没有达到最简导致的。 （ ）9、一个存在无效状态的同步时序逻辑电路是否具有自启动功能，取决于确定激励函数时对无效状态的处理。 （ ）
